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本公眾號【讀芯樹：duxinshu_PD】主要介紹數(shù)字集成電路物理設(shè)計(jì)相關(guān)知識，才疏學(xué)淺，如有錯(cuò)誤，歡迎指正交流學(xué)習(xí)。 這是集成電路物理設(shè)計(jì)的第六個(gè)系列【Physical Verification】的第十三篇文章，本篇文章主要介紹ESD相關(guān)內(nèi)容： 什么是ESD? ESD = ElectroStatic Discharge (靜電泄放) ESD事件指的是在不同的電勢體相互接觸（靠近）時(shí)，靜電電荷發(fā)生轉(zhuǎn)移的過程，ESD的本質(zhì)是電荷轉(zhuǎn)移。 在IC制造、封裝、測試和組裝的過程中都不可避免發(fā)生ESD事件。 ESD對IC來說，就相當(dāng)于閃電對于建筑物，它是一個(gè)瞬態(tài)大電流的過程。 
ESD的電壓在1～15kV，持續(xù)時(shí)間很短，rise time在1～10ns左右；EOS(Electrical OverStress)的電壓在16V左右，持續(xù)時(shí)間長（1-10ms）。 
ESD對芯片的損失主要為三種：結(jié)擊穿，柵氧化層擊穿，金屬線/通孔融斷。 
ESD/EOS占整個(gè)芯片失效比例在三分之一左右。 
ESD Models
不同的ESD事件有不同的ESD特性和損傷能力，需要對不同的ESD使用不同的ESD Models。 ESD事件的仿真模型： HBM: Human Body Model (人體帶電模型)MM: Machine Model (機(jī)械帶電模型)CDM: Charged Device Model (充電器件模型)FIM: Field-Induced Model (電場感應(yīng)模型)一般在實(shí)際ESD測試過程中，只需要考慮HBM和CDM模型就可以，HBM模型代表靜電從外部環(huán)境到芯片的PAD上，可通過防護(hù)服，靜電手環(huán)進(jìn)行防護(hù)；CDM模型是靜電電荷積累在芯片內(nèi)部，當(dāng)芯片管腳接觸地時(shí)，靜電從芯片內(nèi)部泄放到地，這種靜電泄放時(shí)間很短，只能依靠芯片內(nèi)部的ESD保護(hù)器件泄放，對芯片的損傷更大，需要格外注意。
ESD 設(shè)計(jì)窗口
ESD設(shè)計(jì)窗口指的是ESD器件正常工作的區(qū)域。 在芯片正常工作時(shí)，ESD器件應(yīng)該處于休眠不工作狀態(tài)，所以ESD器件的觸發(fā)開啟電壓要大于VDD，一般取1.1*VDD，這主要是防止發(fā)生Latch-Up問題，同時(shí)VDD也會(huì)存在波動(dòng)。 導(dǎo)致ESD失效的原因一般有兩個(gè)：一個(gè)是電壓過大，導(dǎo)致ESD器件的柵氧化層或漏極的結(jié)擊穿；另一個(gè)是電流過大導(dǎo)致的ESD器件的熱失效。 
ESD設(shè)計(jì)窗口由電路中最長的ESD泄放路徑?jīng)Q定，這是因?yàn)?span>最長的ESD泄放路徑是最差的ESD泄放路徑。（如果ESD泄放路徑很短，則ESD會(huì)及時(shí)泄放掉，不會(huì)對芯片造成損傷，只有當(dāng)ESD來不及泄放時(shí)，才會(huì)對芯片造成損傷）。
全局ESD保護(hù)
輸入/出端保護(hù)單元一般是Diode器件（Gated Diode或者STI Diode）和ggMOS器件(gated ground MOS)。 Power Clamp器件用于VDD到VSS的ESD泄放，一般的Power Clamp器件包括三部分：ESD探測部分，延時(shí)和保持部分和ESD泄放big MOS部分。ESD的探測部分主要有兩種：一種是通過RC電路實(shí)現(xiàn)，一種是通過R和Diode串實(shí)現(xiàn)，不同的探測種類有不同的優(yōu)缺點(diǎn)。
ESD測試
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