Physical Verification 介紹——LVS(1)

mzsm 2022-06-22 發(fā)布于湖北

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本公眾號【讀芯樹：duxinshu_PD】主要介紹數(shù)字集成電路物理設(shè)計相關(guān)知識，才疏學淺，如有錯誤，歡迎指正交流學習。

這是集成電路物理設(shè)計的第六個系列【Physical Verification】的第一篇文章，本篇文章主要介紹LVS相關(guān)內(nèi)容：

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什么是LVS?

LVS = Layout vs. Schematic （版圖原理圖一致性檢查）
需要保證stream out的GDS文件所包含的物理信息與netlist中的電路信息保持一致，這里的一致性指的不僅僅是邏輯上的一致（例如GDS和netlist都是buffer的邏輯），而是完全的一致（GDS和netlist都是buffer的邏輯，且buffer的類型驅(qū)動等等要完全一致）。

LVS需要檢查的內(nèi)容：a, port的數(shù)目是否一致；b, cell/mem是否一致；c, cell pin的數(shù)目，內(nèi)部MOS的連接是否一致。
LVS檢查同時還包含ERC(Electronic Rules Check)的檢查（open/short等）
ERC在layout extraction stage進行檢查，在LVS結(jié)束后可以加載erc.db的結(jié)果。

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LVS Flow

通過APR工具寫出需要進行LVS的netlist文件，具體內(nèi)容參考：File 介紹——verilog
通過APR工具寫出需要進行的LVS的GDS文件，具體內(nèi)容參考：File 介紹——GDS&OASIS File
將netlist文件轉(zhuǎn)化為cdl文件（v2lvs），cdl文件相關(guān)內(nèi)容參考：File 介紹——CDL&spi File
將GDS文件轉(zhuǎn)換為sp文件，sp文件中包含每個晶體管的G/S/D/B的連接關(guān)系，gate length，number of fin，fin boundary等信息。
對比cdl文件和sp文件，分析結(jié)果。

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V2LVS

v2lvs：將verilog網(wǎng)表轉(zhuǎn)化為spice-like的網(wǎng)表便于進行對比。
需要include所需要的所有的cdl (standard cells, IOs, Memories, Hard Macros, and Custom Blocks)

./INCLUDE ./standard_cells.sp./INCLUDE ./IOs.sp./INCLUDE ./SRAMs.sp./INCLUDE ./Custom_blocks.sp

v2lvs -o ../dataout/design.cdl -v ../dataout/netlist/design.lvs.v -s ../spice/std_cell.spi -log ../log/design.v2lvs.logsed -i '/^\.GLOBAL/d' ./design.cdl

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Calibre LVS Flow

calibre -lvs -hier 64 -tuobo 16 -nowait -hcell ../netlist/design.hcells ../scr/lvs_setup.tcl | tee ../log/design.lvs.log [-spice ./layout.spi   #如果gds不變，可以使用layout.spi文件，以節(jié)省時間]

####lvs_setup.tclLAYOUT PATH '../dataout/gds/design.mergecell.gds.gz'LAYOUT PRIMARY designLAYOUT SYSTEM GDSIISOURCE PATH '../dataout/netlist/design.cdl'SOURCE PRIMARY designSOURCE SYSTEM SPICEDRC RESULTS DATABASE '../dbs/design.lvs.db' ASCIIDRC SUMMARY REPORT '../rpts/design.lvs.summary'ERC RESULTS DATABASE '../dbs/design.erc.db' ASCIIERC SUMMARY REPORT '../rpts/design.erc.summary' REPLACE HIERLVS REPORT '../rpts/design.lvs.rpt'LVS REPORT MAXIMUM 1000 //1000 or ALLDRC ICSTATION YESINCLUDE '../rules/calibre.lvs.block'###如果存在VDD斷開的情況，需要VIRTUAL CONNECT COLON YES

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LVS BOX

當某一個block的lvs沒有pass，但需要檢查其余的block lvs是否pass時，可以將不需要check的block設(shè)置為BOX，在進行l(wèi)vs比較時，不比較BOX內(nèi)部的cell。
允許用戶進行partical的lvs的比較。
SOURCE LAYOUT: ingore in both the source and the layout (default)
SOURCE: only ignore these cells in the source
LAYOUT: only ignore these cells in the layout
cell_name: name of the cells you wish to treat as block boxes

LVS BOX [SOURCE LAYOUT | SOURCE | LAYOUT] cell_name

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LVS Errors and Fix Orders

LVS Errors:
a, missing port
b, standard cell的VPP/VBB連接
c, 在layout內(nèi)部的wire上打一個TEXT會被認為是一個PORT
d, Short
e, Open
f, Layout中沒有添加Filler (OD和PG Metal可能斷開)
g, netlist中不包含Decap cell， layout中包含Decap cell。（Decap中包含晶體管，需要進行LVS驗證）
h, netlist中包含tap_cell, filler, boundary_cell等（這些cell內(nèi)部不包含晶體管，不需要進行LVS驗證）
i, 部分cell的PG沒有連接（connect_pg_nets/globalNetConnect）
j, size_cell后，沒有及時更新netlist或者layout導致兩者不一致
k, non_floating extra pin
LVS Errors Fix Order:
1，首先解決和power/ground net相關(guān)的問題，這是因為pg的short會造成大量的假錯，影響LVS結(jié)果的分析。
2，解決short open相關(guān)內(nèi)容。
3，解決non_floating_extra pin相關(guān)內(nèi)容。
4，保證DRC基本是clean，有些可能DRC解決后會解決部分LVS問題。
5，使用-hier/-hcell的option。

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參考文獻

Fusion Compiler/ IC Compiler II user guideInnovus User GuideCalibre User GuideDigital-on-top physical verification LVS and DRC using Innovus and Calibre