邏輯值

邏輯0：表示低電平，一般對(duì)應(yīng)電路GND
邏輯1：表示高電平，一般對(duì)應(yīng)電路VCC
邏輯X：表示未知，可能是高電平，也可能是低電平
邏輯Z：表示高阻態(tài)，外部沒(méi)有激勵(lì)信號(hào)，是個(gè)懸空狀態(tài)

數(shù)字進(jìn)制格式

Verilog 數(shù)字進(jìn)制格式包括二進(jìn)制(b)、八進(jìn)制(o)、十進(jìn)制(d)和十六進(jìn)制(h)
一般常用的為二進(jìn)制、十進(jìn)制、以及十六進(jìn)制
二進(jìn)制表示為： 4'b0101 表示 4 位二進(jìn)制數(shù)字 0101
十進(jìn)制表示為： 4'd2 表示4位十進(jìn)制數(shù)字2（二進(jìn)制0010）
十六進(jìn)制表示為： 4'ha 表示4位十六進(jìn)制數(shù)字a（二進(jìn)制1010）

16'b1001_1010_1010_1001 = 16'h9AA9

標(biāo)識(shí)符

標(biāo)識(shí)符 ：用于定義 模塊名、端口名、信號(hào)名 等。
1、標(biāo)識(shí)符可是任意一組 字母、數(shù)字、$符號(hào)和_(下劃線)符號(hào) 的組合；
2、標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線；
3、標(biāo)識(shí)符區(qū)分大小寫，不建議大小寫混合使用；

數(shù)據(jù)類型

在 verilog 中，主要有三大類數(shù)據(jù)類型

寄存器類型

reg [31:0] delay_cnt;   //延時(shí)計(jì)數(shù)    32位位寬
reg        key_reg;      //沒(méi)有指定位寬，默認(rèn)位寬為1

reg類型數(shù)據(jù)，只能在always語(yǔ)句和 initial語(yǔ)句中被賦值。

線網(wǎng)類型

參數(shù)類型

運(yùn)算符

算術(shù)運(yùn)算符

關(guān)系運(yùn)算符

邏輯運(yùn)算符

條件操作符

（類似三目運(yùn)算符）

位運(yùn)算符

移位運(yùn)算符

左移時(shí)，位寬增加；右移時(shí)，位寬不變。

拼接運(yùn)算符

例如：c = {a,b[3:0]};

運(yùn)算符優(yōu)先級(jí)

結(jié)構(gòu)語(yǔ)句

initial 語(yǔ)句在模塊中只執(zhí)行一次。
常用于測(cè)試文件編寫，用于產(chǎn)生仿真測(cè)試信號(hào)（激勵(lì)信號(hào)），或者用于對(duì)存儲(chǔ)器變量賦初值。
always 語(yǔ)句在持續(xù)活動(dòng)。
只有與時(shí)序結(jié)合才能正常運(yùn)行。
沿觸發(fā)的always

賦值語(yǔ)句

條件語(yǔ)句

if 語(yǔ)句

case 語(yǔ)句