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關(guān)鍵詞標(biāo)簽: 差分晶振,差分時(shí)鐘,差分信號(hào) 考慮到每個(gè)可用的時(shí)鐘邏輯類型（LVPECL、HCSL、CML和LVDS）使用的共模電壓和擺幅電平低于下一個(gè)時(shí)鐘邏輯類型（見表1），在任何給定的系統(tǒng)設(shè)計(jì)中，必須設(shè)計(jì)驅(qū)動(dòng)器側(cè)和接收器側(cè)之間的時(shí)鐘邏輯轉(zhuǎn)換。本應(yīng)用筆記詳細(xì)說明如何通過在它們之間增加衰減電阻和偏置電路來將一個(gè)差分時(shí)鐘轉(zhuǎn)換為其他類型的差分邏輯，來衰減擺幅電平并重新偏置共模輸入接收器。 在設(shè)計(jì)邏輯轉(zhuǎn)換電路之前，需要檢查每種邏輯類型（LVPECL，HCSL，CML和LVDS的輸入/輸出結(jié)構(gòu)），因?yàn)槊糠N邏輯類型具有不同的共模電壓和擺幅電平。 低壓，正參考，發(fā)射極耦合邏輯（LVPECL） 低壓，正參考，射極耦合邏輯（LVPECL）源自發(fā)射極耦合邏輯（ECL），采用正電源。 LVPECL輸入是具有高輸入阻抗的電流開關(guān)差分對(duì)（見圖1）。輸入共模電壓應(yīng)約為Vcc-1.3V，用于具有內(nèi)部自偏置或外部偏置的工作余量。 LVPECL輸出由差分對(duì)放大器組成，驅(qū)動(dòng)一對(duì)射極跟隨器（或開放發(fā)射器），如圖1所示。輸出射極跟隨器應(yīng)在“有效”區(qū)域內(nèi)工作，始終具有直流電流。OUT +的輸出引腳 和OUT-通常連接到差分傳輸線（Z0 =100Ω）或單端傳輸線（Z0 =50Ω）用于阻抗匹配，LVPECL輸出的正確終端為50Ω至Vcc-2V和OUT + / OUT-通常為Vcc-1.3V，導(dǎo)致近似的直流電流為14mA。 另一種終止LVPECL輸出的方法是提供142Ω電阻到GND，為L(zhǎng)VPECL輸出提供直流偏置，并為GND提供直流電流路徑。由于LVPECL輸出共模電壓為Vcc-1.3V，因此直流偏置電阻可以通過假設(shè)直流電流為14mA（R=Vcc-1.3V/14mA）來選擇，導(dǎo)致Vcc-3.3V的R=142Ω（150Ω也可以工作）。 低壓差分信號(hào)（LVDS）輸入需要在IN +和IN-引腳之間連接一個(gè)100Ω的電阻，共模電壓約為1.2V（見圖2）。如果片內(nèi)不包含100Ω的端接電阻，則必須包含在印刷電路板（PCB）上。 LVDS輸出驅(qū)動(dòng)器由3.5mA電流源組成，通過開關(guān)網(wǎng)絡(luò)連接到差分輸出OUT +和OUT-的輸出引腳通常連接到差分傳輸線（Z0=100Ω）或單端傳輸線 （Z0=50Ω）用于阻抗匹配，通過接收器輸入端的100Ω電阻端接導(dǎo)致LVDS邏輯的擺幅為350mV（圖2）。 大多數(shù)電流模式邏輯（CML）輸入結(jié)構(gòu)都有一個(gè)50Ω電阻連接到片內(nèi)Vcc（見圖3）。如果沒有，那么必須在PCB的IN +和IN-的兩個(gè)輸入端上施加一個(gè)電壓。輸入晶體管是射極跟隨器，驅(qū)動(dòng)差分對(duì)放大器。 CML輸出由一對(duì)差分共發(fā)射極晶體管和50Ω集電極電阻組成，如圖3所示的CML輸出結(jié)構(gòu)。OUT +和OUT-的輸出通常連接到差分傳輸線（Z0=100Ω）或用于阻抗匹配的單端傳輸線（Z0=50Ω）（圖3）。通過在共發(fā)射極差動(dòng)BJT中切換電流來提供信號(hào)擺幅。假設(shè)電流源為16mA（典型值）并且CML輸出用一個(gè)50Ω電阻上拉到Vcc，這個(gè)通過共模電壓（Vcc-0.2V），輸出電壓從Vcc擺動(dòng)到Vcc-0.4V。 高速電流控制邏輯（HCSL）輸入要求IN +和IN-的兩個(gè)輸入引腳上的單端擺幅為700mV，共模電壓約為350mV（見圖4）。 典型的HCSL驅(qū)動(dòng)器是具有開源輸出的差分邏輯。其中每個(gè)輸出引腳在0和14mA之間切換。當(dāng)一個(gè)輸出引腳為低電平（0）時(shí)，另一個(gè)輸出引腳為高電平（驅(qū)動(dòng)14mA）。OUT+引腳和OUT-引腳通常連接到差分傳輸線（Z0 =100Ω）或單端傳輸線（Z0 =50Ω），這需要一個(gè)外部端接電阻（50Ω到GND），從而為HCSL輸入結(jié)構(gòu)提供700mV的擺幅電平（ 圖4）。 |
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