如果你搜索Verilog和VHDL的區(qū)別，你會看到很多討論這場HDL語言戰(zhàn)爭的區(qū)別頁面，但大多數(shù)都很簡短，沒有很好地舉例說明，不方便初學(xué)者或?qū)W生理解。

Verilog和VHDL之間的區(qū)別將在本文中通過示例進行詳細說明。對優(yōu)點和缺點的Verilog和VHDL進行了討論。

HDL 建模能力：Verilog與VHDL

首先，讓我們討論一下 Verilog 和 VHDL 的硬件建模能力，因為它們都是用于建模硬件的硬件描述語言。

下圖顯示了 Verilog 和 VHDL 在硬件抽象行為級別方面的 HDL 建模能力。 

圖形來源：Douglas J. Smith，“VHDL 和 Verilog 比較和對比加上 用 VHDL、Verilog 和 C 編寫的建模示例”

低級建模 

如上圖所示，Verilog 和 VHDL 都能夠?qū)τ布M行建模。但是，在底層硬件建模方面，Verilog優(yōu)于VHDL。這是合理的，因為 Verilog 最初是為建模和模擬邏輯門而創(chuàng)建的。事實上，Verilog 具有內(nèi)置原語或低級邏輯門，因此設(shè)計人員可以在 Verilog 代碼中實例化原語，而 VHDL 則沒有。

Verilog 的門基元：and、nand、or、nor、xor、xnor、buf、not、bufif0、notif0、bufif1、notif1、pullup、pulldown。
Verilog 的開關(guān)原語：pmos、nmos、rpmos、rnmos、cmos、rcmos、tran、rtran、tranif0、rtranif0、tranif1、rtranif1。

更重要的是，Verilog 支持用戶定義基元 (UDP)，因此設(shè)計人員可以定義自己的單元基元。此功能對于 ASIC 設(shè)計人員來說尤其必要。

以下是有關(guān)如何在 Verilog 代碼中實例化門基元的 Verilog 示例：

Verilog 中一些低級內(nèi)置門基元的 VHDL 等效項可以通過使用邏輯運算符如 NOT、AND、NAND、OR、NOR、XOR、XNOR 來實現(xiàn)。 

下面是 Verilog 門基元的 VHDL 等效代碼示例：

為了支持 Verilog 中的 UDP 功能，VITAL（VHDL Initiative Towards ASIC Libraries-VHDL 面向 ASIC 庫的倡議）問世，使 ASIC 設(shè)計人員能夠在符合 VITAL 的 VHDL 中創(chuàng)建自己的單元基元或 ASIC 庫，如上圖所示。盡管如此，VHDL 仍然可能無法實現(xiàn) Verilog 對低級硬件建模的支持。因此，如果我是 ASIC 設(shè)計師，我會更喜歡 Verilog 而不是 VHDL。

高級建模

另一方面，如上述圖表所示，VHDL 在高級硬件建模方面優(yōu)于 Verilog。與 Verilog 相比，VHDL 為高級硬件建模提供了更多功能和構(gòu)造。以下是在比較 VHDL 和 Verilog 時支持高級硬件建模的主要不同功能：

?VHDL 中的用戶定義數(shù)據(jù)類型

Verilog 的數(shù)據(jù)類型非常簡單，都是用 Verilog 語言定義的（用戶不能在 Verilog 中定義自己的數(shù)據(jù)類型）。Verilog 有兩種主要的數(shù)據(jù)類型，包括 net 數(shù)據(jù)類型（用于將組件連接在一起，例如wire（最流行）、wor、wand、tri、trior 等）和變量數(shù)據(jù)類型（用于臨時存儲，例如reg（最流行），整數(shù)、時間、實數(shù)和實時）。 

VHDL支持許多不同的數(shù)據(jù)類型，包括預(yù)定義的 VHDL 數(shù)據(jù)類型和用戶定義的數(shù)據(jù)類型。預(yù)定義的 VHDL 數(shù)據(jù)類型包括位、位向量、字符串、時間、布爾值、字符和數(shù)字（實數(shù)或整數(shù)）。VHDL 允許設(shè)計人員根據(jù)預(yù)定義的 VHDL 數(shù)據(jù)類型定義不同的類型；對于可能使用許多不同數(shù)據(jù)類型的復(fù)雜和高級系統(tǒng)來說，這是一個很好的功能。以下是用于定義新數(shù)據(jù)類型的示例 VHDL 代碼：

?VHDL 中的設(shè)計重用包

VHDL 中的包通常用于數(shù)據(jù)類型和子程序的聲明。VHDL 包中聲明的子程序或數(shù)據(jù)類型可用于許多不同的實體或體系結(jié)構(gòu)。例如：

Verilog 中沒有包定義。與 VHDL 包最接近的 Verilog 等效項是`include Verilog 編譯器指令。函數(shù)或定義可以單獨保存在另一個文件中，然后通過使用`include指令在模塊中使用它。下面是一個 Verilog 示例代碼：

?VHDL 中的配置語句

一個 VHDL 設(shè)計可以為一個實體獲得許多具有不同體系結(jié)構(gòu)的設(shè)計實體。配置語句將確切的設(shè)計實體與設(shè)計中的組件實例相關(guān)聯(lián)。當(dāng)實體中有多個架構(gòu)時，配置語句會繼續(xù)指定所需的設(shè)計架構(gòu)分配給實體以進行綜合或仿真。當(dāng) VHDL 設(shè)計人員需要管理大型高級設(shè)計時，此功能非常有用。 

以下是配置語句的 VHDL 示例代碼：

Verilog-2001 中還添加了配置塊。

?VHDL 中的庫管理

同時查看 Verilog 和 VHDL 代碼時，最明顯的區(qū)別是 Verilog 沒有庫管理，而 VHDL 在代碼頂部包含設(shè)計庫。VHDL 庫包含已編譯的架構(gòu)、實體、包和配置。此功能在管理大型設(shè)計結(jié)構(gòu)時非常有用。上面已經(jīng)給出了 VHDL 中的包和配置示例。以下是 VHDL 中庫管理的 VHDL 示例代碼：

簡而言之，VHDL 在高級硬件建模方面比 Verilog 更好。由于 FPGA 設(shè)計流程不需要低級硬件建模，如果我是 FPGA 設(shè)計師，我更喜歡 VHDL 而不是 Verilog。 

值得一提的是，SystemVerilog 的創(chuàng)建是為了通過將 VHDL 中的高級功能和結(jié)構(gòu)添加到 Verilog 中進行驗證來增強 Verilog 語言在高級建模中的弱點。SystemVerilog 現(xiàn)在廣泛用于 IC 驗證。

冗長（Verboseness:）：Verilog 與 VHDL

?VHDL 是強類型的vs Verilog 是松散類型的

VHDL 是一種非常強類型的硬件描述語言，因此必須使用匹配和定義的數(shù)據(jù)類型正確編寫 VHDL 代碼。這意味著如果在 VHDL 中分配時混合數(shù)據(jù)類型或不匹配信號，將會出現(xiàn)編譯錯誤。另一方面，Verilog 是一種松散類型的語言。在 Verilog 中，您可以在分配時混合數(shù)據(jù)類型或不匹配信號。下面是不匹配信號的 VHDL 示例代碼： 

編譯上面的VHDL代碼時，會出現(xiàn)語法錯誤“ Width mismatch. Expected width 8, Actual width is 4 ”。如果將VHDL代碼改為“ test_reg2 <= "0000"&test_reg1; "匹配位寬，則不會出現(xiàn)語法錯誤。 
如果在 Verilog 中將 4 位信號分配給 8 位信號會怎樣？

當(dāng)您將 4 位信號分配給 8 位信號時，Verilog 編譯器不會引入語法錯誤。在 Verilog 中，不同位寬的信號可以相互分配。Verilog 編譯器將使源信號的寬度適應(yīng)目標(biāo)信號的寬度。未使用的位將在綜合期間進行優(yōu)化。
下面是在分配信號時混合數(shù)據(jù)類型的另一個 VHDL 示例：

上面的 VHDL 代碼會引入一個語法錯誤“ （type of test2 is incompatible with type of test1）test2 的類型與 test1 的類型不兼容”。你必須轉(zhuǎn)換test1的 分配之前整數(shù)數(shù)據(jù)類型TEST1到TEST2如下：

另一方面，Verilog 在分配時混合數(shù)據(jù)類型時沒有問題。以下是一個 Verilog 示例：

當(dāng)您將具有reg數(shù)據(jù)類型的信號分配給具有不同數(shù)據(jù)類型（如integer ）的另一個信號時，  Verilog 編譯器不會像在 VHDL 中那樣引入語法錯誤。 

?VHDL 復(fù)雜數(shù)據(jù)類型與 Verilog 簡單數(shù)據(jù)類型

如上所述，VHDL 有許多不同的復(fù)雜數(shù)據(jù)類型，用戶還可以定義許多其他復(fù)雜數(shù)據(jù)類型。這也使得 VHDL 比 Verilog 更冗長，因為 Verilog 只有 2 種主要數(shù)據(jù)類型，并且 Verilog 中不允許用戶定義的數(shù)據(jù)類型。

換句話說，為了對同一電路建模，VHDL 代碼通常比 Verilog 代碼更冗長、更長，因為 VHDL 的強類型，我們需要在不同的復(fù)雜數(shù)據(jù)類型之間執(zhí)行轉(zhuǎn)換。它可以是優(yōu)點也可以是缺點。事實上，當(dāng)您在 VHDL 代碼中分配錯誤的內(nèi)容時，VHDL 編譯器更有可能引入語法錯誤。當(dāng)您成功編譯 VHDL 代碼時，與 Verilog 相比，您的 VHDL 代碼更有可能正常工作。另一方面，Verilog 是松散類型的，更簡潔，更簡單。但是編譯成功后，很有可能你的Verilog代碼中仍然存在錯誤。 

下面是另一個使 VHDL 比 Verilog 更冗長的示例代碼：

VHDL 中的 if else、when/else、with/select 語句可以在 Verilog 中使用條件運算符 (?) 表達得更簡潔，如上例所示。 

Verilog 和 VHDL 之間的其他區(qū)別：

?Verilog 類似于C 編程語言，而 VHDL 類似于Ada或 Pascal 編程語言

?Verilog 區(qū)分大小寫，而 VHDL 不區(qū)分大小寫。這意味著DAta1和Data1在Verilog中是兩個不同的信號，但在VHDL中是相同的信號。

?在 Verilog 中，要在模塊中使用組件實例，您只需在模塊中使用正確的端口映射對其進行實例化。在VHDL中，在實例化實例之前，如果您使用舊的實例化語句作為以下示例，則通常需要將組件聲明為架構(gòu)或包中。在 VHDL-93 中，您可以像這樣直接實例化實體：“ Label_name: entity work.component_name port map (port list) ;”。

例如，要在 VHDL 中實例化實體 clk_div，將在體系結(jié)構(gòu)代碼中添加一個組件聲明，如下所示：

或者在包中聲明組件以供重用：

在 VHDL-93 中直接實例化實體的示例代碼： 

?Verilog 具有編譯器指令，例如`timescale  （聲明時間單位和延遲精度）、`define  （將文本字符串聲明為宏名稱）、`ifdef、ifndef `else `elseif `endif（條件編譯）、`include（包括一個可以包含函數(shù)或其他聲明的文件）等。VHDL 沒有編譯器指令。 

?VHDL 支持枚舉和記錄數(shù)據(jù)類型，允許用戶為一種數(shù)據(jù)類型定義多個信號。Verilog 不支持枚舉和記錄類型。下面是枚舉和記錄類型的 VHDL 代碼：

?等等。

盡管 Verilog 和 VHDL 之間存在差異，但它們是兩種最流行的硬件描述語言。如果可以，最好同時學(xué)習(xí)它們。重要的是要記住，在編碼時始終考慮邏輯門或硬件以開發(fā)硬件編碼思維，而在使用 Verilog 和 VHDL 編碼時忘記軟件編程思維，這一點非常重要。 

詳細對比

VHDL 與 VerilogHDL 的不同點

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