可以說，隨著摩爾定律的發(fā)展，過去30年的集成電路發(fā)展的最主要趨勢(shì)是數(shù)字化。數(shù)字化設(shè)計(jì)是目前大型SoC的基本方法學(xué)，越來越多的模擬電路進(jìn)入全數(shù)字時(shí)代，All Digital PLL, Digital LDO, Time-domain based ADC，Digital PA，數(shù)字化/二值化方法成為了克服模擬電路瓶頸的重要手段。

然而“羞于見人”的模擬電路并非一無是處。在能效上，基于模擬乘加（Multiply and accumulation, MAC）運(yùn)算的電路實(shí)現(xiàn)具有顯著優(yōu)勢(shì)。來自韓國(guó)KAIST的Seung-Tak Ryu教授比較了美國(guó)斯坦福大學(xué)與比利時(shí)魯汶大學(xué)就同一算法，同一精度（二進(jìn)制）神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)的兩個(gè)不同設(shè)計(jì)，一個(gè)以模擬MAC為基本計(jì)算單元、一個(gè)以數(shù)字MAC為基本計(jì)算單元?？梢园l(fā)現(xiàn)，基于開關(guān)電容的模擬計(jì)算的能效優(yōu)勢(shì)在10倍以上。

隨著摩爾定律的發(fā)展進(jìn)一步進(jìn)入平臺(tái)期，高校的工藝節(jié)點(diǎn)已經(jīng)逐步停滯在28-65nm時(shí)，“模擬運(yùn)算”的翻身仗似乎即將打響。其核心理論支撐是：數(shù)字電路的翻轉(zhuǎn)電壓幅度是整個(gè)Vdd，在1V數(shù)量級(jí)上，而模擬計(jì)算電路，特別是基于電壓/電荷域計(jì)算，翻轉(zhuǎn)電平可能只有10mV。而電路功耗是和翻轉(zhuǎn)電壓的平方律呈正比。

更進(jìn)一步地，隨著新器件與新算法的提升，各式阻變存儲(chǔ)器與神經(jīng)元突觸相仿的特性賦予基于新器件的模擬計(jì)算新的機(jī)會(huì)。來自臺(tái)灣國(guó)立清華大學(xué)的鄭桂忠教授特別比較了基于阻變存儲(chǔ)器的模擬實(shí)現(xiàn)、混合信號(hào)實(shí)現(xiàn)與純數(shù)字實(shí)現(xiàn)的突觸設(shè)計(jì)，如下圖。刨除精度和穩(wěn)定性的問題，模擬設(shè)計(jì)無論在復(fù)雜度還是在功耗上都具有更明顯的優(yōu)勢(shì)。（據(jù)小道消息指出，該領(lǐng)域已經(jīng)成為了高性能計(jì)算的一大熱點(diǎn)，ISSCC 2020 清華大學(xué)就有篇基于ReRAM的存算一體芯片。）

雖然模擬MAC的高能效令許多設(shè)計(jì)者怦然心動(dòng)，但是其挑戰(zhàn)也非常顯著。最主要的問題來自于AI SoC的的可編程性。清華大學(xué)尹首一教授總結(jié)了目前AI SoC的可編程需求，雖然MAC占據(jù)了主要的算力，但是仍有其他運(yùn)算。

與此同時(shí)，高性能AI SoC在可變精度的計(jì)算（bit-width）以及可重構(gòu)的數(shù)據(jù)流（dataflow）上都有顯著需求，而這些需求是目前的模擬運(yùn)算無法考量的重點(diǎn)。畢竟，無論在電壓/時(shí)間域上，要復(fù)制一個(gè)模擬信號(hào)的代價(jià)要遠(yuǎn)遠(yuǎn)比數(shù)字來的大。D觸發(fā)器（DFF）可以無損地復(fù)制任意數(shù)字信號(hào)，而模擬信號(hào)的復(fù)制卻要和電路的線性度、熱噪聲、PVT差異做抗?fàn)帲恳淮慰範(fàn)幍拇鷥r(jià)都是功耗與面積。

還不止這些，來自日本大阪大學(xué)的粟野皓光教授（Hiromitsu Awano）更是一針見血地指出了模擬計(jì)算在AI SoC產(chǎn)業(yè)化的過程中提到的問題，比如隨著工藝變化的Scalability等。即使在能效領(lǐng)域，他也相信，隨著摩爾定律的更進(jìn)一步推動(dòng)，先進(jìn)工藝下的數(shù)字計(jì)算代價(jià)會(huì)越來越低，最終在SoC層面取得比模擬更高的優(yōu)勢(shì)。

另外，粟野教授也是所有Panelist和全場(chǎng)大量模擬電路設(shè)計(jì)者中唯一明確不看好模擬電路與混合信號(hào)在AI SoC發(fā)展的大佬。勇氣可嘉！

這會(huì)不會(huì)是最終的勝利方程式呢？清華大學(xué)劉勇攀教授回顧了AI SoC處理器的發(fā)展流程，并指出現(xiàn)在已不再是入行通用AI SoC的時(shí)機(jī)。相形之下，應(yīng)用專用/領(lǐng)域?qū)Ｓ玫腁I SoC卻有大把的機(jī)會(huì)。特別是在非易失性存儲(chǔ)器上，通過模數(shù)混合的方法，結(jié)合AI計(jì)算與特殊器件的可計(jì)算特征無疑是一大趨勢(shì)。

無獨(dú)有偶，尹首一教授也在Thinker系列芯片的發(fā)展過程中，總結(jié)了AI芯片的規(guī)律。第一階段，是領(lǐng)域?qū)Ｓ皿w系結(jié)構(gòu)上的發(fā)展，這個(gè)過程中可重構(gòu)的并行計(jì)算體系結(jié)構(gòu)推進(jìn)了芯片的能效提升，然后很快地，馮諾依曼瓶頸（處理器與存儲(chǔ)器間的帶寬上限，亦稱為“存儲(chǔ)墻”）成為了第一階段的最終挑戰(zhàn)；于是第二階段是存內(nèi)計(jì)算的時(shí)代，但是目前為止存算一體僅僅能支持基本的MAC操作，而對(duì)于AI SoC的其他操作并不支持。由此，AI SoC發(fā)展的第三階段，可重構(gòu)架構(gòu)的并行計(jì)算架構(gòu)與存算一體的交叉產(chǎn)物呢？

作為一個(gè)專業(yè)的ADC/AI從業(yè)人員，小編一直認(rèn)為AI SoC中的模擬計(jì)算給廣大模擬愛好者帶來了又一春。但是，在設(shè)計(jì)過程中不應(yīng)該是單獨(dú)將模擬計(jì)算分割出來看待，而是應(yīng)該從SoC的角度反省模擬與數(shù)字的邊界，或者是模擬到智能感知的轉(zhuǎn)換過程。如果將目前模擬計(jì)算的MAC歸納為數(shù)字-模擬-數(shù)字的雙重重轉(zhuǎn)換過程，包含ADC/DAC整列，那么在智能傳感器SoC中，前端的ADC加上多層模擬MAC，就變成了一個(gè)無數(shù)次模數(shù)和數(shù)模轉(zhuǎn)換的怪物。

顯然這個(gè)方法有點(diǎn)累贅。2018年的ISSCC上，哥倫比亞大學(xué)的Mingoo教授課題組就重新定義了模數(shù)轉(zhuǎn)換的位置，將部分計(jì)算采用模擬電路實(shí)現(xiàn)，通過全局考量最小化量化的代價(jià)與功耗，將模擬與數(shù)字的邊界放到特征提取以后，實(shí)現(xiàn)單比特的量化編碼。（又有一個(gè)小道消息，ISSCC 2020上東南大學(xué)在此基礎(chǔ)上進(jìn)一步改善此架構(gòu)，功耗又減小了一半。）

↑ 這頁并不來自A-SSCC，而是癡笑君假裝大佬的一頁ppt

綜上所述，你覺得模擬計(jì)算/存算一體會(huì)不會(huì)成為AI SoC的一種選項(xiàng)呢？能不能啪啪啪打臉以下兩位呢？