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Verilog 提示 Map:116 The design is empty

 郎郎圖書館 2019-07-14

提示這種錯誤可能的原因存在以下兩種情況:

1、module中沒有輸出或輸出沒有實現(xiàn)

module clk_syn(

  clk_50m,

  clk_out

    );

input clk_50m;

output clk_out;

wire clk_2;

assign clk_2= clk50m;

endmodule

2、忘記endmodule

module clk_syn(

  clk_50m,

  clk_out

    );

input clk_50m;

output clk_out;

wire clk_out;

assign clk_out= clk50m;

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