3D NAND指的是閃存芯片的存儲(chǔ)單元是 3D 的。此前的閃存多屬于平面閃存 (Planar NAND)，而3D NAND，顧名思義，即是指立體結(jié)構(gòu)的閃存。如果平面閃存是平房，那 3D NAND 就是高樓大廈。把存儲(chǔ)單元立體化，意味著每個(gè)存儲(chǔ)單元的單位面積可以大幅下降。下圖為三星Planar NAND 發(fā)展至 3D NAND (V-NAND) 的示意圖。

圖片來(lái)源 : 三星V-NAND technology White Paper (Modified by Author)

左邊二個(gè)是 Planar NAND，只是存儲(chǔ)單元結(jié)構(gòu)不同，由浮動(dòng)?xùn)沤Y(jié)構(gòu) (Floating Gate) 遷移至電荷擷取閃存，即上圖中的 2D CTF (Charge Trap Flash)。然后是將 2D CTF 存儲(chǔ)單元 3D 化變成 3D CTF 存儲(chǔ)單元 (上圖的 3D CTF)，最后通過(guò)工藝技術(shù)提升逐漸往上增加存儲(chǔ)單元的層數(shù)（Layer ），把存儲(chǔ)單元像蓋大樓一樣越做越多層。三星的 3D V-NAND 存儲(chǔ)單元的層數(shù) (Layer) 由 2009 年的 2-layer 逐漸提升至 24-layer、64-layer，今年已經(jīng)達(dá)到 96-layer。

圖片來(lái)源 : 三星V-NAND technology White Paper (Modified by Author)

近幾年來(lái)國(guó)際原廠先后投入 3D NAND 研發(fā)。各家的 3D NAND 存儲(chǔ)單元及技術(shù)都不相同，也幾乎每家公司都已宣布開發(fā)出 96 層 3D NAND。

多層單元 (Multi-Level Cell)

一般正常的存儲(chǔ)單元，不管是 DRAM、SRAM、FLASH、ROM 等等，都只存儲(chǔ)一個(gè)比特 (Bit) 的資料 (稱為 SLC，Single-Level Cell)。為能更縮小存儲(chǔ)單元尺寸，除了運(yùn)用工藝持續(xù)做小及將存儲(chǔ)單元 3D 化外，各廠商也積極思考增加每存儲(chǔ)單元能存儲(chǔ)的 bit 數(shù)目。當(dāng)一個(gè)存儲(chǔ)單元可以存儲(chǔ)二個(gè) bit 時(shí) (稱為 MLC，Multi-Level Cell)，其存儲(chǔ)單元尺寸等同于減少一半 ; 存儲(chǔ)三個(gè) bit (稱為 TLC，Triple-Level Cell)，則尺寸等同于原有的 1/3 ; 四個(gè) bit (稱為 QLC，Quad-Level Cell)，則存儲(chǔ)單元尺寸只剩原有的 1/4。

SLC 存儲(chǔ)一個(gè) bit 數(shù)據(jù)，也就是二個(gè)狀態(tài) (0，1) ; MLC 存儲(chǔ)二個(gè) bit 數(shù)據(jù)，所以是四個(gè)狀態(tài) (00，01，10，11) ; TLC 三個(gè) bit，八個(gè)狀態(tài) (000，001，010，011，100，101，110，111) ; QLC 四個(gè) bit，十六個(gè)狀態(tài) (0000，0001，…. 1111)，如下圖所示。

圖片來(lái)源 : Micron Official Website (Modified by Author)

天下沒(méi)有白吃的午餐，魚與熊掌不可兼得，存儲(chǔ)單元尺寸降低的代價(jià)是設(shè)計(jì)難度的提高以及性能的降低。為什么會(huì)如此？又是一個(gè)簡(jiǎn)單的算數(shù)問(wèn)題。假設(shè)存儲(chǔ)單元電壓是 1.8V，對(duì) SLC 而言，一個(gè) bit 有二個(gè)狀態(tài)，平均分配 1.8V 電壓，每個(gè)狀態(tài)可以分到 0.9V。對(duì) MLC 而言，四個(gè)狀態(tài)平均分配電壓，每個(gè)狀態(tài)可以分到 0.45V，以此類推，TLC 每個(gè)狀態(tài)只可以分到 0.225V，而 QLC 更慘，每個(gè)狀態(tài)只可以分到 0.1125V。在這么小的電壓下，這么多的狀態(tài)以極小的電壓區(qū)隔，電壓區(qū)隔越小越難控制，干擾也越復(fù)雜，而這些問(wèn)題都會(huì)影響 TLC 或 QLC 閃存的性能、可靠性及穩(wěn)定性。

如上圖所示，越往右，存儲(chǔ)單元相對(duì)尺寸越小，因而成本越低。但其編程/擦除周期 (Program/Erase Cycle，簡(jiǎn)稱 P/E Cycle，也有人稱為擦寫次數(shù)) 會(huì)大幅降低，同時(shí)讀、寫及擦除所需的時(shí)間也會(huì)增加 (性能降低)。擦寫次數(shù)的降低為這項(xiàng)技術(shù)帶來(lái)相當(dāng)大的爭(zhēng)議，因?yàn)椴翆懘螖?shù)代表這閃存的壽命長(zhǎng)短。如同上圖所示，從 SLC 到 QLC，擦寫次數(shù)由 10 萬(wàn)次降到只有1000次。

原廠采用系統(tǒng)設(shè)計(jì)來(lái)彌補(bǔ)這項(xiàng)缺點(diǎn)。通過(guò)系統(tǒng)控制平均分?jǐn)偯恳粋€(gè)區(qū)塊的擦寫次數(shù)，故障的區(qū)塊也會(huì)被尚未使用的區(qū)塊替換，以確保了閃存能持續(xù)運(yùn)行。即使每個(gè)存儲(chǔ)單元只有1000次擦寫次數(shù)，整顆閃存仍然可以從容的應(yīng)付我們?nèi)粘Ｊ褂玫男枨蟆．?dāng)然，這樣的結(jié)果使得 TLC 或 QLC 只適用于消費(fèi)者個(gè)人使用 (例如 SSD)，它是無(wú)法滿足 Data Center 之類的企業(yè)需求的，因?yàn)樯逃茫缳Y料處理中心 (Data  Processing Center)，的存儲(chǔ)設(shè)備，其擦寫頻率是相當(dāng)相當(dāng)高的。

硅穿孔技術(shù) (TSV，Through Silicon Via)

硅穿孔技術(shù)其實(shí)與 3D NAND 工藝無(wú)關(guān)，嚴(yán)格來(lái)說(shuō)，它屬于一種封裝技術(shù)。會(huì)拿出來(lái)講主要是一方面它可讓 3D NAND 閃存更上層樓，容量加大好幾倍。另一個(gè)原因是因?yàn)橛行┤税阉?3D NAND 存儲(chǔ)單元的 layer 層數(shù)混淆了，他們把 32、64 或 96-layer 3D NAND 描述為把 32、64 或 96 個(gè)晶粒 (Die) 堆疊在一起，這是很大的誤解。

TSV 技術(shù)已普遍用于 DRAM及 Flash 產(chǎn)品。以往一個(gè) IC 芯片 (Chip) 只封裝一顆晶粒，漸漸地為了降低成本、節(jié)省主機(jī)板空間及提高性能，多芯片封裝 (MCP，Multi-Chip Package) 開始盛行 (如下圖左方圖示)。TSV 則是以工藝方式將 IC 基板 (Substrate) 穿孔，填入金屬，讓上下晶粒直接相導(dǎo)通 (如下圖右方圖示)，不僅省去像左方圖示所顯示封裝打線 (Bonding)，更能進(jìn)一步提升 DRAM 或 Flash 單顆芯片的容量、訊號(hào)品質(zhì)、傳輸性能，以及降低傳導(dǎo)雜訊干擾。

圖片來(lái)源 : 3D NAND Flash Memory - Toshiba (Modified by Author)

目前各家量產(chǎn)的 3D NAND 芯片大多只以 TSV 堆疊到 8 或 16 層 3D NAND 晶粒 (Die)。下表范例為東芝的 512GB (Gigabyte)/1TB (Terabyte) 閃存產(chǎn)品介紹，你可以清楚看到它使用 48-layer 的 3D NAND 存儲(chǔ)工藝制造出容量為 512 Gb (Gigabit) 的閃存晶粒，再以 TSV 技術(shù)分別堆疊 8 或 16 個(gè) die (在下表中是以 Number of Stacks 來(lái)表示堆疊數(shù)目) 來(lái)做出 512 GB (512Gb x 8) 或 1TB (512Gb x 16) 的閃存芯片。(注 : 小寫的 b 代表 bit (比特)，大寫 B 代表 byte (字節(jié))，一個(gè) byte 等于 8 個(gè) bits)。

圖片來(lái)源 : AnandTech Post : Toshiba Weds 3D NAND and TSV

所以，一個(gè) NAND 閃存的晶粒 (die)，運(yùn)用 3D NAND 技術(shù)，可以把多達(dá) 96-layer 的存儲(chǔ)單元堆疊在一起，像蓋摩天大樓一樣。而為了增加每個(gè)封裝芯片 (Chip) 的容量，廠商再把8個(gè)或16個(gè)晶粒 (die) 以TSV 的技術(shù)疊在一起去封裝成芯片。