縮小選擇范圍

IC市場(chǎng)可以分為幾個(gè)部分。在領(lǐng)先優(yōu)勢(shì)方面，芯片制造商正在以16納米/ 14納米和300毫米晶圓廠生產(chǎn)芯片。在這些晶圓廠，芯片制造商也在16納米/ 14納米以上的幾個(gè)工藝領(lǐng)域生產(chǎn)芯片產(chǎn)品。

然后，在200毫米的舊式晶圓廠，對(duì)芯片的需求巨大。并非所有客戶(hù)都需要前沿工藝節(jié)點(diǎn)的芯片。 “如果你要做成本公式計(jì)算，那么它很容易告訴你，獲得回報(bào)是非常具有挑戰(zhàn)性的，因?yàn)閒inFETs工藝的成本仍然很高，”聯(lián)電業(yè)務(wù)發(fā)展副總裁Walter Ng表示。 “實(shí)現(xiàn)首個(gè)finFETs工藝節(jié)點(diǎn)是一回事。超越它則是另一回事。只有少數(shù)人能承受得起相應(yīng)的費(fèi)用?！?/p>

FinFET與平面：來(lái)源：Lam Research

不過(guò)，也有一些領(lǐng)域的應(yīng)用需要最新的芯片工藝流程，例如機(jī)器學(xué)習(xí)，服務(wù)器和智能手機(jī)。 “當(dāng)然，我們這些用于半導(dǎo)體制造的軟件肯定需要更多的計(jì)算能力。如果我們今天有10倍的相同成本，我們也會(huì)喜歡的，因?yàn)檫@是新興技術(shù)領(lǐng)域發(fā)展中所遇到的正?，F(xiàn)象，可以說(shuō)所有其他科學(xué)和工程計(jì)算領(lǐng)域都處于類(lèi)似的情況，“D2S首席執(zhí)行官Aki Fujimura說(shuō)。

在領(lǐng)先優(yōu)勢(shì)方面，多年來(lái)該行業(yè)一直在努力跟上這一技術(shù)發(fā)展需求。在每個(gè)工藝節(jié)點(diǎn)上，芯片制造商已將晶體管規(guī)格縮小了0.7倍，使業(yè)界在每一次芯片工藝節(jié)點(diǎn)轉(zhuǎn)換中性能提高15％，成本降低35％，面積增益降低50％，功耗降低40％。

2011年發(fā)生了重大飛躍，當(dāng)時(shí)英特爾從平面晶體管轉(zhuǎn)向22納米finFETs，隨后芯片代工廠以16nm / 14nm FinFETs工藝跟進(jìn)。 FinFETs三極管技術(shù)以更低的功耗提供更高的性能。

在14nm與10nm工藝處的鰭（fins），金屬，柵極間距和單元高度。 來(lái)源：英特爾

但是在每個(gè)工藝節(jié)點(diǎn)上，finFET的工藝成本和復(fù)雜性都在飛漲，所以現(xiàn)在完整工藝節(jié)點(diǎn)的擴(kuò)展節(jié)奏已經(jīng)從18個(gè)月延長(zhǎng)到2.5年甚至更長(zhǎng)的時(shí)間。另外，很少有芯片代工廠客戶(hù)可以承擔(dān)遷移到更先進(jìn)工藝節(jié)點(diǎn)上的費(fèi)用。

展望未來(lái)，由于成本的原因，客戶(hù)可能會(huì)停留在某些節(jié)點(diǎn)上。例如，7nm finFET為大多數(shù)應(yīng)用提供足夠的功率，性能和面積縮放優(yōu)勢(shì)。 GlobalFoundries首席技術(shù)官Gary Patton表示：“7nm將成為一個(gè)長(zhǎng)壽命的工藝節(jié)點(diǎn)。

不過(guò)，一些芯片制造商計(jì)劃將finFETs技術(shù)擴(kuò)展到5nm水平。但在5納米時(shí)，設(shè)計(jì)成本升高。而且，5納米finFETs的工藝擴(kuò)展效益值得商榷。 “5nm將成為這些半工藝節(jié)點(diǎn)之一。在性能改進(jìn)和縮放方面，它與10nm和20nm非常相似，“Patton說(shuō)。

從5nm水平起，該行業(yè)正在努力將finFETs擴(kuò)展到3nm。到目前為止，它正在陷入困境，這意味著finFETs可能會(huì)在3納米水平的時(shí)候失去發(fā)展動(dòng)力。 “我們花費(fèi)了大量的時(shí)間，業(yè)界花費(fèi)了大量的時(shí)間，仍然試圖提出性能增強(qiáng)器，讓我們能夠在3nm芯片工藝上搭配finFET。例如，如果我們能夠在低k領(lǐng)域中找到突破，這對(duì)于處理finFETs的性能將是一個(gè)很大的幫助。但是今天，它并沒(méi)有達(dá)到實(shí)現(xiàn)3nm芯片目標(biāo)所需的價(jià)值”Imec半導(dǎo)體技術(shù)和系統(tǒng)執(zhí)行副總裁An Steegen表示。 “今天在3納米工藝節(jié)點(diǎn)的時(shí)候，finFETs正在開(kāi)始掙扎。因此，在3納米處，我們需要為finFET找到一個(gè)真正的性能增強(qiáng)器，或者我們需要對(duì)納米片進(jìn)行改變?！?/p>

業(yè)界很久以前就認(rèn)識(shí)到了這一點(diǎn)。多年來(lái)，該行業(yè)一直在評(píng)估幾種下一代晶體管選項(xiàng)，例如全柵（gate-all-around），TFET，垂直納米線（vertical nanowires）和具有III-V族半導(dǎo)體材料的finFETs等。曾經(jīng)，納米線（nanowire）FET是最受歡迎的設(shè)計(jì)。而現(xiàn)在納米線（nanowire）仍然可行，但納米片（nanosheet）正在越來(lái)越受到重視。使用當(dāng)今的技術(shù)，TFET和垂直FET（vertical FETs）實(shí)現(xiàn)起來(lái)仍太難了。

柵極接觸。 來(lái)源：英特爾

但是納米線（Nanowires）和納米片（nanosheets）之間有一些權(quán)衡，“就納米線（nanowires）和納米片（nanosheets）而言，納米片（nanosheets）的性能通常會(huì)高于納米線（nanowires）。它有一個(gè)更加厚的溝道，你可以在那里驅(qū)動(dòng)更多的電流，從反演的角度來(lái)看它會(huì)更穩(wěn)定。它將受到密度縮放比例與納米線的影響。這是一個(gè)折衷，“Lam Research公司Coventor計(jì)算產(chǎn)品副總裁David Fried說(shuō)。

在這兩種技術(shù)中，納米片F(xiàn)ETs（nanosheet FETs ）有一些優(yōu)點(diǎn)。 “這是全柵（gate-all-around）最現(xiàn)實(shí)的結(jié)構(gòu)。它將包括具有可變納米片（nanosheet）寬度的納米片（nanosheet），以及超過(guò)90％與finFETs兼容的工藝，“S.D.三星公司邏輯部的高級(jí)副總裁Kwon說(shuō)。

去年，三星在4納米上推出了所謂的多橋溝道FET（MBCFET，Multi Bridge Channel FET）。 MBCFET本質(zhì)上講是一種納米片（nanosheet）FETs。最近，三星表示它將推出在3納米，而不是4納米的工藝器件。

此外，GlobalFoundries正在開(kāi)發(fā)類(lèi)似的技術(shù)，其他公司也在探索它。 “對(duì)我們來(lái)說(shuō)，下一個(gè)工藝節(jié)點(diǎn)可能會(huì)涉及到納米片（nanosheet）技術(shù)，”GlobalFoundries的Patton說(shuō)。 “這絕對(duì)是來(lái)自finFETs領(lǐng)域更進(jìn)一步的工藝演進(jìn)步驟?！?/p>

與此同時(shí)，臺(tái)積電(TSMC)透露它將擴(kuò)展finFETs工藝節(jié)點(diǎn)至5nm。在3納米時(shí)，該公司正在探索納米線（nanowire）和納米片（nanosheet）FET。 “我們正在關(guān)注這兩種技術(shù)，”臺(tái)積電研發(fā)，設(shè)計(jì)和技術(shù)平臺(tái)高級(jí)副總裁Y.J. Mii說(shuō)。臺(tái)積電尚未公布最終決定。

顯然，實(shí)現(xiàn)3納米，芯片代工廠之間的競(jìng)爭(zhēng)也正在升溫。 PDF解決方案的新產(chǎn)品和解決方案副總裁Klaus Schuegraf表示：“全柵極（Gate-all-around ）代表了一個(gè)芯片代工廠的機(jī)會(huì)，不僅可以展示制造領(lǐng)導(dǎo)力，還可以展示率先引入新設(shè)備架構(gòu)的技術(shù)領(lǐng)先優(yōu)勢(shì)。 “但所有這些架構(gòu)變化都會(huì)讓你付出一些代價(jià)。他們將讓你付出新的表征技術(shù)的代價(jià)，他們肯定也會(huì)讓你付出新的工藝設(shè)備方面的代價(jià)。這是非常多的工作。“

另外，制造成本也是巨大的。 “3nm工藝開(kāi)發(fā)將耗資40億至50億美元，而每月40000片晶圓的制造成本將達(dá)150億至200億美元，”IBS Jones說(shuō)。

然后，即使采用新的晶體管結(jié)構(gòu)，縮放的好處也在縮小，而成本卻在上升。 “在14納米之前，每個(gè)節(jié)點(diǎn)的性?xún)r(jià)比有30％的提高，”三星設(shè)備解決方案部門(mén)的代工業(yè)務(wù)執(zhí)行副總裁兼總經(jīng)理E.S Jung說(shuō)。 “從14nm到10nm，有超過(guò)20％的改善，而在10nm以下的超過(guò)20％的性能改善。在3納米處，也有大約20％的改善。“

考慮到這一點(diǎn)，問(wèn)題是納米線/納米片（nanowire/nanosheet）是否會(huì)為finFETs提供更好的縮放比或性能優(yōu)勢(shì)。在最近的一篇論文中，Imec描述了一種具有三層疊片的納米片（nanosheet）FET，每張疊片的寬度為20nm，器件的垂直間距為12nm。

Imec的納米片（nanosheet）FET具有42nm的柵極間距和21nm的金屬間距。據(jù)Imec稱(chēng)，相比之下，5nm finFET可能會(huì)采用48nm柵距和28nm金屬間距。

基于這些指標(biāo)，納米片（nanosheet）FET在5nm finFET上提供了適度的縮放性能增強(qiáng)。但這項(xiàng)新技術(shù)具有一些耐人尋味的特征，即能夠改變器件中的溝道或片材的寬度。例如，具有較寬片材的納米片（nanosheet）FET提供更多的驅(qū)動(dòng)電流和性能。窄的納米片（nanosheet）具有較少的驅(qū)動(dòng)電流，但占據(jù)較小的面積。

“關(guān)鍵因素是可變寬度，您可以更好地控制它，而不是翅片（fin）的可變高度，“Imec邏輯集成和設(shè)備總監(jiān)Dan Mocuta說(shuō)。

各個(gè)節(jié)點(diǎn)處的互連，接觸和晶體管。 來(lái)源：應(yīng)用材料

“在finFET技術(shù)中，器件的寬度是量化的。你可以有一個(gè)鰭（fin），兩個(gè)鰭（fins），三個(gè)鰭（fins）或其它數(shù)目。在納米片（nanosheet）中，您有一個(gè)固定數(shù)量的納米片層疊在一起。但你可以改變寬度?，F(xiàn)在，您可以連續(xù)控制器件的寬度區(qū)域，這對(duì)于finFET來(lái)說(shuō)并不能做到這一點(diǎn)，“Mocuta說(shuō)。 “例如，你想擁有一個(gè)驅(qū)動(dòng)大量電流的區(qū)域，這可能是用來(lái)設(shè)計(jì)一個(gè)緩沖器（buffer）。然后，你想擁有一個(gè)面積占用非常小的SRAM。這樣可以滿(mǎn)足芯片上的不同的需求?！?/p>

納米片（Nanosheets ）是有前景的技術(shù)，但這不是唯一的選擇。隨著突破，finFETs可能會(huì)延伸超過(guò)5nm。另一種選擇是等到行業(yè)開(kāi)發(fā)出更好的晶體管。還有一種方法是通過(guò)將多個(gè)的器件放在更先進(jìn)的封裝中來(lái)獲得擴(kuò)展的好處。

圖式化納米片（Patterning nanosheets）

同時(shí)，除了一些例外，全柵極（gate-all-around）器件（納米片（nanosheet）和納米線（nanowire ）FETs）和finFETs之間的工藝步驟相似。但是，制作一個(gè)全柵極（gate-all-around ）器件是具有挑戰(zhàn)性的。圖式化（Patterning）和缺陷控制只是其中一些問(wèn)題。

堆疊的納米片工藝順序和TEM。資料來(lái)源：IBM，三星，GlobalFoundries。

在納米片（nanosheet）和相關(guān)器件中，第一步與finFET是不同的。目標(biāo)是使用外延反應(yīng)器（epitaxial reactor）在襯底上制作超晶格結(jié)構(gòu)（super-lattice structure）。超晶格（super-lattice structure）由硅鍺（SiGe）和硅的交替層組成。至少，一個(gè)疊層將由三層SiGe和三層硅（silicon）組成。

然后，您可以在堆疊上繪制小片狀結(jié)構(gòu)。為此，該行業(yè)需要極紫外（EUV）光刻技術(shù)。 “問(wèn)題在于你如何在晶圓上完成圖案。在finFET中，翅片（fins）是直的和規(guī)則的。你可以使用自對(duì)準(zhǔn)隔離技術(shù)來(lái)打印這些形狀，“Imec的Steegen說(shuō)。 “但是對(duì)于納米片（nanosheets），我可以在單次曝光的EUV中印刷出幾乎完全不同的線寬間距?！?/p>

16 / 14nm，10nm，7nm的FinFET。 來(lái)源：應(yīng)用材料

然而，采用EUV極紫外（EUV）技術(shù)，芯片制造商面臨著一些重復(fù)性的挑戰(zhàn)。 “從圖案化的角度來(lái)看，有趣的是我們回到了擁有可變寬度的器件上，”GlobalFoundries高級(jí)研究員兼高級(jí)技術(shù)研究總監(jiān)Harry Levinson說(shuō)。

“如果我們回到可變寬度，就像我們?cè)谄矫婢w管時(shí)期所做的那樣，非常希望直接用EUV光刻技術(shù)來(lái)印刷這些寬度，”Levinson說(shuō)。 “但現(xiàn)在，如果我們回到與舊式平面晶體管具有相似圖案要求的器件，我們又回到了非常積極的線邊緣粗糙度要求。將需要更少的LER?！?/p>

LER被定義為特征邊緣與理想形狀之間的偏差。特征邊緣的任何偏差都會(huì)影響晶體管的性能。

晶體管方面的挑戰(zhàn)

同時(shí)，在圖式化工藝流程之后，下一步涉及形成淺溝槽隔離結(jié)構(gòu)，然后是要開(kāi)發(fā)內(nèi)部間隔件。

然后，使用替換工藝，把超晶格結(jié)構(gòu)（ super-lattice structure）中SiGe層去除。這反過(guò)來(lái)使硅層之間留有空間。每個(gè)硅層構(gòu)成薄片的基礎(chǔ)，薄片是器件中的溝道。

“而你處理這些需要被除去的材料的方式是你往柵極看。你必須有一種化學(xué)物質(zhì)才能夠去除這些材料，“Imec的Mocuta說(shuō)。 “納米片（nanosheet）越寬，去除這種材料就越困難。它必須是一個(gè)各向同性的蝕刻。它也必須橫向進(jìn)行，同時(shí)它必須非常有選擇性?！?/p>

為什么EUV工藝如此之難。 來(lái)源：ASML

挑戰(zhàn)在于要在底部的源極/漏極區(qū)域橫向進(jìn)行各向同性蝕刻。 “這是一個(gè)需要解決的問(wèn)題。但有解決方案，“他說(shuō)。

最后，沉積高k /金屬柵極材料，從而形成柵極。柵極圍繞著每個(gè)納米片。

對(duì)于這個(gè)和其他步驟，行業(yè)需要新的或更先進(jìn)的工具。 “我們相信選擇性沉積和選擇性蝕刻對(duì)于那些想要進(jìn)入這些工藝節(jié)點(diǎn)的公司來(lái)說(shuō)是基礎(chǔ)性，”TEL的一位研究人員Kandabara Tapily在最近的IEEE國(guó)際互連技術(shù)大會(huì)（IITC，International Interconnect Technology Conference）的演講中表示。 “我們正在考慮選擇性工藝，而不僅僅是選擇性沉積（deposition）。沉積（deposition）不是實(shí)現(xiàn)選擇性的唯一途徑。你必須考慮選擇性蝕刻或者其它結(jié)合一些可以實(shí)現(xiàn)選擇性的處理方法?！?/p>

選擇性蝕刻涉及原子層蝕刻（ALE，atomic layer etch）。由多家供應(yīng)商提供，ALE技術(shù)能夠有選擇地移除目標(biāo)材料而不損壞結(jié)構(gòu)的其他部分。

較大的間距是一種稱(chēng)為區(qū)域選擇性沉積（deposition）的技術(shù)。有了這種技術(shù)，我們的目標(biāo)是將金屬沉積在電介質(zhì)或者把電介質(zhì)沉積在金屬上。但是這種技術(shù)仍然在研發(fā)中。

互連問(wèn)題

還有其他方面的挑戰(zhàn)，即互連（interconnects）?；ミB - 芯片中的微小銅布線方案 - 在每個(gè)工藝節(jié)點(diǎn)處變得越來(lái)越緊湊，將會(huì)導(dǎo)致芯片中產(chǎn)生不需要的電阻 - 電容（RC）延遲。

為了幫助解決這些問(wèn)題，英特爾從10納米的兩個(gè)互連層轉(zhuǎn)變?yōu)閭鹘y(tǒng)的銅材料到鈷材料。其他廠商則還在堅(jiān)持采用7納米銅線。

但目前還不清楚銅是否可以擴(kuò)展到3nm。因此，該行業(yè)正在探索其他金屬，如鈷（cobalt ）和釕（ruthenium），用于互連。