Export and Import時候，都要勾選，記?。?/p>
2.
一塊以前畫的板，想加上倒角但是選outline,不能加倒角，information是 ,
請問怎樣解決
不過dimention里有個chamfer,fillet似乎可以實現(xiàn)的.你要用add line 建立outline才可以倒角,用add
rect的就
不 可 以,至于為什么我也不知道.
3.
我想讓通孔連接表層和地層的銅皮,都定義為地,怎設置可以不顯示drc錯誤提示啊,請高手幫忙,呵呵,謝謝
有什么DRC ? 正常打孔連接就好啦~~
看不見你的DRC的提示符號
你可以按F5，選DRC，看DRC的詳細信息，并排出
通孔的drc,連接的銅皮的網(wǎng)絡要相同,否則要報錯DRC.
4.
我在BGA走線時： 線總走不到焊盤和過孔的中間。高手請指導一下是那沒有設置好的問題還是？？？？
還有我怎么可以單獨設置電源和地線的寬度。急問中。
1.
是因為你的格點過大的問題, setup-->Grids
下面可以設置*
Z$ q: {, X8 [5 m. a$ ?, E, E0 j
2. Edit -->
Properties 點擊電源或者地 左邊框中選擇 Min_Line_Width 這是最簡單的辦法！ D6
Z3 [0 N8 w% u8 s4 n
& a7 S( b" N. q: s8 b3 n- B
其他麻煩的方法不細講！
5.
出了一個怪異問題,,在一個PCB, 我進行敷銅，閉合之后，卻不是個充滿陰影的區(qū)域．;
而是一個空白的筐筐，對它Ｆ５顯示的是,class:boundary ,subclass:all
根本不是我操作之前options中選的class:etch
subclass:top 1 不知道大家能不能明白我的意思,8 H; T7 H5 z+ ~
哪位高手遇見過這種情況,請和我交流一下,幫我解決.謝謝!
確定
右邊選的是cls;etch ,
sub:top
還有就是選靜態(tài)銅可以覆,
升級成動態(tài)就變成透明的框框,未填充的一個矩形,
這個問題很難表述,而且很怪異,都不知道設置了什么,
有一種可能性，就是你top plane/etch沒有打開，但是打開了boundary了，呵呵
還有一個可能。9
L9 Z3 v5 s- p* Y* c
& ]( \3 T:
A. set
up 里面shape的填充模式選的是no shape fill
6.
用Cadence SPB 15.7
做單面板，不知如何去設置跳線焊盤，請教:
相當于做雙面板的鉆孔，只是選擇npht，并且不在bot加入任何東西.出GERBER時，不出BOT的那張.
7.
Thermal Relief 的零件時，用ADD flash填好內外頸點ok無作用在命令欄出現(xiàn) No match for
subclass name - "etch/top"，我先在pad designer建好Padstack的，請問錯在哪里？
建什么樣的Thermal Relief ? 一般圓的那種, 哪里需要建什么pad嗎? 不需要吧, 就是add flash,
填幾個參數(shù),就OK了啦~~...估計是還有個填內外徑差值的那個參數(shù)沒填或填錯了.
1.怎么整體的看封裝?
File--
open.. 彈出選擇窗口 窗口的右下角有兩個符號
一個可以預覽電路板（或封裝）的參數(shù) 另一個可以預覽電路板（或封裝）的框架.
2.如何做板子機構外框的問題?請問,在做板子板框的時候,導入的DXF圖檔中的板子外框沒有辦法用Z-COPY到OUTLINE,要如何才能將外框設置成完全閉合呢?是否在DXF圖檔的時候就要加已設置,如果是又要如何設置呢?請高手指點?
針對不規(guī)則板邊做Outline是一個比較麻煩的問題，尤其是在不閉合的情況下！(
z% c, u& v- ^9 l H;
i
1. 你可以請機構工程師重新或者單獨出一份DXF ，僅僅要板的外框，而且一定要閉合的就可以了！2
I# k* k2 }* ^7 ]4 t
2.
一般如果是不閉合的話，都不會差太多，也可以自己手動連接一下，當然，如果不是拐彎角的地方，還是比較好連接的！0
C- w5 U+ @+ |
以上兩項是把DXF整合成一個閉合的Line模式，之后就是要生成我們的Outline了，用change命令，并且一次性的change到Outline層面
與6mil線寬，現(xiàn)在也有很多人不用6mil線寬了！
謝謝管理員指點,但是在DXF檔上看線與線間是完全接在一起的,沒有哪邊是斷開的?*
m. X3 j6 r. M9 S
而在導入的時候看上去也是閉合的,但是就是沒有辦法Z-COPY?
3.一個建庫的問題.
在建PCB庫的時候，點擊 ADD PIN
按鈕，出現(xiàn)PADSTACK。點擊PADSTACK右方的按鈕，卻彈不出焊盤列
表的對話框.
我的candence 版本為15.7& ~)
在allegro librarian
XL（PCB librarian
expert）產品下和Package Designer所有產品下都存在這個問題。
在我公司畫原理的人員機器上，存在這個問題，奇怪的是，建庫人員的機器上都可以正常使用.
應該是設置的問題。但就是不知道哪里的問題，郁悶中，還望有高手指教。
碰到過，聽說是破解版的問題，但不確定，你可以找個正版來試驗下.
4. 輸出gerber文件的時候有問題.
準備輸出gerber
file. Manufacture->artwork 在彈出的artwork
control form 窗口里 avaliable form下， 只出現(xiàn)了Top 和 Bottom films其他的想solder
mask 等等都沒有。 這是怎么回事？
你需要右鍵添加其他層面.
5.關于建扳子的步驟和參數(shù).
我想建一個板子，現(xiàn)在已有它的datesheet，但是我對需要提取的參數(shù)和畫板子的幾個邊界還不太清楚（outline,keepout什么的），不太清楚需要畫哪幾個邊界，才算可以。謝謝，哪位高人給一下解答:
1.按照機構畫出outline
2.按照outline畫出Routeki
3..按照outline畫出package Ki
輪廓？您是指outline與機構？還是指 他們三個？
outline與機構應該是完全重合的.他們三個是重合的，RoutKi 距離outline 40mil.
PackageKi距離outline 160mil
以上數(shù)據(jù)針對主板來說的！
那對于不同的板卡，我以什么為依據(jù)來確定它們的之間的距離呢（outline,routki ,packageki）；
還有，您說的機構，通俗的講就是它的外觀吧，或者外形，長什么樣吧
那只是一般的理論方法和步驟，有時不太適用
一般工程上拿到的都是不規(guī)則板形加定位孔。
我通常的步驟是先將一些重要的外形和定位尺寸用file ->Import ->DXF,; O0 R5 ;
指定導入路徑，新建一輔助層。劃PCB外框時只要z-copy,或手動描劃一遍就好了。
如何將不規(guī)則板形描繪比較快呢?如果知道怎么將外形弄成閉合的,就可以直接用z-copy了./
T( C" g. I: ]7 Q9 C3 C9 l
請指點?
1.Gerber光繪文件輸出時出錯，怎么解決?
我做完一個PC的板子，在光繪輸出時彈出錯誤提示窗口，請哪位大俠幫忙一下！,
T2 R$ z( X p4 R
+ }& _# y: }. ~5 k" T5 T+ j! X# o
錯誤代碼為“Database has errors: artwork generation canceled. please run
dbdoctor”
就是運行DBDOCTOR后，會跳出文本筐把錯誤詳細列出，然后就更具錯誤提示，一個一個的解決掉就OK了.
2.在alleger_setup_user preferences
editor 里的設定謝謝.不知道有么有高手.
1.
Autosave：
我們在方框中打勾后系統(tǒng)才會幫助我們自動存檔.
Autosave_dbcheck：
我們在方框中打勾后系統(tǒng)會幫我們在自動存檔前做一下datebase的檢查.
(這會使autosave花很多時間，建議不勾選.)
~Autosave_name：
我們可以在這輸入autosave 的文件名，如果不輸入系統(tǒng)默認的文件名是
Autosave.
Autosave_time：3
在這里可以輸入我們需要的autosave的時間間隔.
(默認值是30minutes，我們可以在10~300minutes
之間設定所需的時間間隔.)
Av_endcapstyle：
W在進行autovoid 是把走線拐角處挖開的形狀設定。
它有三中選擇：
round： 是把它挖成圓弧狀
square：是把它挖成方形的
octagon：是把它挖成八角形的
它的默認值是：在小于,等于30mil 時會挖成square,
在大于30mil 時會挖成octagon
DAv_inline：
首先要在shape parameters 的form中選了create pin voids /In_Line 時.在這
里輸入的數(shù)值n，是把在n的范圍內的pin or via挖在一起.系統(tǒng)的默認值是100,
Av_thermal_extend：:
在這里可以輸入thermal relief在autovoid 時于正片連接的長度。（連線和銅箔
的連接長度不用full contact時）
~圖解
Pad_drcplus：
在這里可以加一個參數(shù)，在進行autovoid 時系統(tǒng)會把這里的一個參數(shù)加你在
oedit shape里設定的參數(shù)，得到完成后的一個總的間隔數(shù)。
Browser
在這里是設定瀏覽器的參數(shù)。
3.新手請教:
1.從package symbols中調出的元件J*,如何去掉虛線部分(做封裝時可以關掉solder
mask-top等項,就沒了),這里書上說在命令窗口輸入replay my_fav_colors按ENTER關掉,但關不掉,???.
2.添加機械符號,選outline窗口里面沒東西;添加格式符號,選asiaev
bsize 均沒有東西,不知是否license問題(我裝的15.7,已破解)??/
3.原點問題,當然也是大多數(shù)都很頭痛的問題,隨便畫一個外框,怎么設置原點,做封裝的時候怎么設置原點,什么方法最簡單,輸入X 0
0,坐標老是不見了??
4.怎樣直接調用allegro的封裝庫,除placement/package symbols外的其他方法(我沒裝庫文件)
5.感覺這個軟件設置原點、做封裝很麻煩，那個可以建議cadence公司改進．
1. 2. 沒有讀懂
3. DIP元件一般情況設置第一pin為元點，一般SMT元件設置零件的中心為元點
4.如果你有零件庫的話，還可以在Place\quickplace 下.
1.就是說如何關掉元件虛線部分
2.添加機械符號,添加格式符號不能用:
3. DIP元件一般情況設置第一pin為元點，一般SMT元件設置零件的中心為元點,這個我知道,關鍵問題是原點怎么設置,輸入X 0
0老是不見了8 i y)
4.ok !
典型的小菜鳥
第一：你沒有錄制my_fav_colors這個腳本，再怎么按enter也不會起作用阿，呵呵)
不過你說的什么虛線我沒看懂
另外添加Allegro自帶的格式符號也不能用嗎？ 會不會是板子size設置太小了呢，試著去setup/drawing
size里改一改呢，原點也是在這里設置的啊
1.說了是菜鳥撒,才學幾天,錄制my_fav_colors這個腳本?怎么錄制?我沒有安裝cd4庫文件的原因嗎?我裝上占10G.虛線就多余的啊,我們要去掉的部分.
' s. N6 v2 S2
]2.添加Allegro自帶的格式符號也不能用,是板子size設置太小,是根本就出不來.添加機械符號一樣出不來.原點只能設置在靠左或者中心,那么手工建立電路板原點怎么設置呢?,
3.利用向導做封裝時,選擇display下的color/visibility命令,關掉那些項才能得到我們想要的,另外原點直接選擇pin1就可以了嗎?不需要重新設置,選擇焊盤時,用自帶的PAD庫,還是非要自己先做好焊盤,自帶的PAD庫窗口看不到,無法測量尺寸,怎么用?謝謝!
1. 錄制文件在我的教程中應該有！但是你的問題關鍵在於你知道要錄制什麼內容嗎？你在看看書，
my_fav_colors這個是錄制哪方面的？ 好象自帶的沒有！
2. 你所說的機械符號和格式符號，我沒弄懂
3.我們在做零件的時候color/visibility我們都是全打開的，沒必要關閉什麼
我們都是自己做零件庫的，沒有用過自帶的零件庫！ 也沒必要測量尺寸吧？
1.ok，ths！
2.ok，ths！,
3.那要做多少庫啊，為什么都不用自帶的庫呢？就算不裝cd
４自帶的零件庫和pad也很多啊，但無法測量，不知道怎么用？
LZ的意思我懂了，原件封裝調出來時有一層shape，就是原件所占的位置，LZ想去掉這層shape吧？？？
1.在net_spacing type里設置了net 的rule為(20/20),這兩個20分別代表了什么意思?
一般情況這個僅僅是給人以參考！代表是 20mil 的線寬和 20mil間距~~.
2.兩個via是一樣的，然后都是跟shape相連的，但是為什么顯示效果不一樣呢？一個中間有孔，一個中間沒孔，很奇怪，我兩個都是打開display
plated hole的?。?/p>
我看到你這個都是有孔的吧，只是被銅覆蓋而已，您是想表達這個意思么.如果是的話，
1 你可以看下你的銅是否為靜態(tài)銅
2 銅是否有變?yōu)閟mooth
請先檢查
是因為銅的性質不同。
也有可能就是allegro的顯示問題，多放大縮小刷新一下，就一樣了
如果你鋪的是動態(tài)銅的話，看下面的那個SHAPE NET是不是被HILIGHT了？
3.請問怎么設置過孔？默認的過孔是多大？怎么設置內徑和外徑啊？另外怎么編輯網(wǎng)絡和隱藏網(wǎng)絡？急?。?！
設置過孔可以在setup => Constraints... => Physical...--> Set
values....
默認的過孔也是可以設定的
設置內徑和外徑是建焊盤時設定的
顯示網(wǎng)絡Display =>
Show Rats =>.....
隱藏網(wǎng)絡Display => Blank Rats
=>.....
4.bus線如何copy？？
我想把連線和via一起向右copy，以PIN對齊，可是都是以格點對齊的，要怎么設呢？？謝謝了。!
有些簡單的命令不知道你會不會用啦，
1. 先設置格點，變成0.01
2. 移動 Line and via
用 ix命令平移
3 OK
1.有哪位知道如何刪除鋪銅和挖空鋪銅嗎？
刪除用DEL， 挖空用VOID ，就是這么簡單.
選中銅箔，按F8鍵就可以刪除了!
@& g" ^; x1 V- b: O
若挖空銅箔則先選銅箔，再按菜單欄中的挖銅小圖標就可.
2.怎樣保持一致的圖形呢?
我畫了元件，首先畫了它的assembly_top層的外形，我怎樣把它復制到place_bound層，即畫boundary的時候用和assembly_top一樣的外形罷工
.
注：assembly_top
的外形不在珊格，每次畫boundary時候，總是自動連到柵格上，所以它們的外形總不能一致，怎樣保持它們的一致呢 .謝謝解答！
復制：先copy
出一樣的assembly_top，再用change，將assembly_top改成place_bound
注意?。lace_bound最好是一個實心的shape屬性，而
assembly_top
一般是空心的line，所以，如果按你的想法用復制的話，得到的place_bound是個空心的line0
最佳做法是畫好assembly_top后，用z-copy 指令，生成place_bound, 不在柵格的解決 :
請檢查你的柵格設定，將你的值定小點，就能畫出符合元件實際大小的外框.
3.
a.建立brd文件，在上邊畫某板子outline，keepin ,routin等，之后導入元器件，布局，布線。
b.把某板子畫成mechaical smybol，建立brd文件，在其中導入某板子的mechaical
smybol文件，之后導入元器件，布局，布線.
這兩種方法是否都對？
它們有無本質區(qū)別?
比較常用的是哪種?
實你應該是用兩種方法綜合來做
1.請ME機構工程師做好機構DXF，也就是你說的用AutoCAD 做mechaical
2.導入DXF后，畫outline Package ki
Route ki
3.net in
4.Placement
5.Route
6.check
7.Gerber out
這些僅僅是簡單的敘述，實際上要比這個復雜的多，不過大概流程是這樣的
當然，一些小板有時候就不用DXF的，自己按照PDF畫outline也可以的~ 都要掌握啊，哈
4.請教一個關于標注的問題，為什么ALLEGRO 里面設置的單位是mil
，標注出來的卻是英寸。要在哪里修改呢，還有怎么標注任意兩點的距離呢？
哪位高手幫忙下，謝謝！
demention text里要同步改一下才可以的.
5.怎樣布地平面到原件下面?
如圖所示， 上排4個管腳, 下排4個管腳, 左邊從上數(shù)第二個管腳是接地，我想讓地平面延伸到器件下面， 幫助散熱，
怎么才能夠做到？
這個應該不難吧，你把中間那個大的ＰＡＤ在線路里也設置成ＧＮＤ，然后有了ＧＮＤ的屬性，這樣你再鋪設ＧＮＤ就可以一直鋪到中間那個ＰＡＤ那里了啊
6.shape 怎樣自動避讓走線
版圖上走線已經(jīng)布好， 現(xiàn)在想在某一區(qū)域鋪設正方形銅板，
現(xiàn)在銅板鋪上以后就和此處原有的布線融合在一起了， 有沒有什么辦法， 能讓鋪設的銅板自動在走線經(jīng)過的地方空出一條通道？
估計你鋪的是靜態(tài)銅，改鋪動態(tài)銅就可以了。
搞定了！ 沒想到 ， 折騰我兩天， 剛才突然搞定
shape-> global dynamic shape parameters->clearance
設置相應的參數(shù)
shape 自動避讓走線，shape是什么意思呀，在焊盤里是任意形狀，這里又是什么亞？
設置shape->global dynamic shape parameters ->
clearance
怎么設置參數(shù)呢， 多謝
shape
自動避讓走線，shape是什么意思呀，在焊盤里是任意形狀，這里又是什么亞？, %
C$ Z6 H5 W+ `: \2 i
設置shape->global dynamic shape parameters ->
clearance 6
g- ]+ O/ r e. i, }!
m
怎么設置參數(shù)呢， 多謝
shape就是銅箔，用于大電流導電散熱；防止壓板變形，電鍍時影響邊緣cline質量等問題時使用
shape->global dynamic shape parameters -> clearance
里面默認都為0，這時挖開的大小是調用setup constraint里的值
shape->global dynamic shape parameters -> clearance-〉over
size 里的值是在上面值的基礎上增加或減少的值
1.怎樣設置走線的形狀?
點擊 route->connect 以后，
allegro會在版上開始手工布線， 但缺省的線的形狀是在起點和終點是圓弧形， 怎樣修改這個設置，
變成在起點終點走線的形狀是平的?
檢查Line Lock是否為Line.一般是line
和arc之間選擇.當你走線的時候，你右邊的對話框options中有l(wèi)ine和arc兩種狀態(tài)，應該在這兩者之間切換.route->connect在菜單欄,
F9 q( n' W' v' q,在line lock 里面選line 角度設45或90度就是直線了.
2.創(chuàng)建一個庫元件時，搞錯了，如何再打開修改？建元件庫時，搞錯了層，不知道怎么打開再修改？
你是指建layout footprint 嗎？ 那打開.dra文件重新編輯啊.
3.請教個問題 我現(xiàn)在有個原理圖和PCB如何可以實現(xiàn)交互????
使得原理圖PCB保持一直(capture&allegro),你指的是把board
file的器件rename,然后再回傳給capture嗎？如果是這樣的話，在logic---Auto rename
refdes--rename可以實現(xiàn)，將rename.log編輯成rename.swp文件，然后在capture里進行back
anotate就基本實現(xiàn)了.
4.create device命令有什么用?
建立零件之后，通過此命令建立 device file
,
是footprint
的.txt 文件.沒有device flie 好像不行吧？我記得有一次我導netlist， 后來就提示我出錯，說找不到device
.
5.別人畫的一個圖讓我給做PCB，生成網(wǎng)絡表找不到原理圖庫的路徑，我要生成一個庫，有人知道CIS電路圖可以生成庫嗎？怎么操作，請教各位同行?。。?nbsp; 謝謝！
有線路圖就有庫??？design cache里的就是啊，你如果需要保存下來，就重新建個庫，再拉進去.在管理面板里面有庫.
6.圓型鉆孔為什么板子出來是長圓型呢?看了別人的設計，一般的那種三只腳的DC Jack，它的腳都是橢圓型的（長圓型），但是在pad
designer里面看到的drill是圓型的，為什么板子出來那個孔確不是圓型的，而是長圓型，請問人家是怎么設置的呢?
其實這個跟Allegro有點關系，Allegro15.2以前的版本是不允許有橢圓孔的，所以大家在制作的時候都做成圓形的，那么如果要怎么變成橢圓呢？
就是把多個圓孔迭加起來，強制的變成橢圓孔！所以在Allegro中看到的是圓孔而洗板出來就是橢圓的!
不是很懂，可是在pad designer里看到的那個長圓型pad 也就只有一個圓型鉆孔啊，沒有你說的多個孔疊加啊
請問，你在pad designer里看，有沒有slot size這個值？,
q8 b' O, D0 |, C
如果沒有，可能是因為你的allegro版本在15.2一下，所以別人設計的橢圓孔在你這里顯示為一個圓孔.
我的是15。5的哦，在pad designer里顯示的就是circle hole啊，沒有什么slot
size啊，我倒是理解為是不是它的版本低，比如他14.2能做出橢圓孔嗎？如果做的出，我這里會不會就顯示為一個圓呢？
我很懷疑是這樣的。
slot size是設置橢圓孔的參數(shù)，如果你的版本沒有這個參數(shù)，應該就是不支持生成橢圓孔。#
S8 X- k7 e5 L0 c, i! j- n8 q
14.2的橢圓孔是由相同的幾個圓孔疊加而成，在BRD中看是一組圓孔疊加，在pad designer
里因為只能看單個的孔，就是一個circle hole
其實應該就是版本問題造成的,
14.2的版本你可以出個圓孔,但是在drill圖里必須把孔改成你實際想要的形狀和大小,就OK啦,反正現(xiàn)在高版本的都可以直接做長圓孔了啊
7.有人可以告訴我allegro和capture怎么生成封裝庫?請高手指點!
_很緊急!有人可以告訴我allegro和capture怎么生成封裝庫?我用的是cadence allegro
15.7,別人給了我一個原理圖和PCB讓我修改,可是沒有原理圖庫和PCB庫,我就沒有辦法兩者之間交互,可以像99那樣產生庫嗎????
請高手指點! 謝謝!
導出Allegro PCB元件封裝
8.請教一個關于Gerber的問題.
allegro 導出來的 * .art 文件在 CAM350軟件里面打開，會變成三個.art文件（比如
TOP.art 在CAM350里面打開會變成三個TOP.art
。分別顯示shape和PIN, VIA, ETCH和shape被不同網(wǎng)絡via
避開的voids）。請問這是為什么，是不是我在“Artwork Control form”里面設置有錯誤。還是其它原因？
沒有問題的，因為你出的是274X模式的，這個并無大礙，很多板廠都有收到過這樣的類似問題，他們會處理的，并不會有問題！
自己合并一下就可以了啊，274X是會出現(xiàn)這樣的碎片情況的，呵呵
其實274x格式，在layout方面用CAM檢查時是很有利的.
9.ALLEGRO中EDIT里的GROUPS這項功能如何用/?
ALLEGRO中EDIT里的GROUPS這項功能如何用，在什么情況下它有用，好比MOVE，HILIGHT零件或線等
建立一個group，之后使用Move等命令時候就可以直接對group進行操作哦，具體做法：輸入一個名字，敲確定，提示你是否要建group，接下來相信你就豁然開朗了，呵呵
1.請教頂層或底層的電源如何連接內層Plane?對于四層板（頂層和底層走線），中間兩層是GND和POWER，請問頂層和底層的GND
NET和POWER NET如何通過VIA連接到內層？如何操作？ 非常感謝。
你內層只要鋪銅的屬性設置為GND
或者 POWER，表層VIA就可以和內層連接上.
我是這樣生成Plane的， Shape-> Rectangular,
Options->Class->Conductor->L2，Assign Net一項選擇Vss。
畫一個形狀在頂層VSS Pin對應位置。 但是，真的不行喔，VIA沒辦法連過去喔？ 難道鋪銅方法不正確嗎？
第一張圖：
在Allegro PCB Designer下， Cross Section下已經(jīng)將L2定義為“Negative
Plane”，名字是GND。Shape一個形狀如圖，并且分配了Net是VSS。（注：頂層的PAD是BGA的一個PAD，VSS，鼠線已去掉）。
第二張圖：隨后導入Allegro PCB Router，奇怪的是這個PAD的鼠線又出現(xiàn)了！先不管它， 點選Edit
Route，右擊鼠標選“Add via”，但是到GND的未灰色，不能選?。ū硎緹o法和GND PLANE連接）
2.怎么鋪設Plane層？鋪好后怎么修改？
鋪銅這一步驟一定要在Allegro中進行，Add－>shapes－>Solid
Fill，同時注意在Control工具欄中Active
Class選Etch，Subclass選所要鋪設的Plane層，如VCC或者GND。然后即可畫外框，注意離outline有20
Mil左右的間距。Done之后會進入鋪銅的操作界面，選Edit－>Change net（by
name）給Plane層命名。在shape—>parameters確定是否使用了Anti Pad和Thermal
relief，接著選Void－>Auto，軟件會自動檢測Thermal
relief，完成之后會有l(wèi)og匯報，如果沒有任何錯誤既可鋪設shape，shape－>Fill
。如果鋪好之后又有過孔的改動，需要重新鋪銅，則應選Edit－>shape，點在shape上，然后右擊鼠標選done，這樣就會自動將連接在shape上的Thermal
relief刪除，不能硬刪鋪銅的shape層，否則那些Thermal relief將遺留在Plane層上。
3.關于盲埋孔的問題。想知道關于盲埋孔設計上的一些要求，貌似根據(jù)加工時層壓的工藝要求，不能隨便從哪層打孔到哪層的。
設計要求最好先跟你的板廠聯(lián)系，要根據(jù)他們的制成能力來看
至于幾層板對應能使用的盲埋孔，要根據(jù)板廠壓合的工藝設計
例如一塊8層板1-2 3-4 5-6 7-8(這里是4塊2層板)有好幾種加工法
最簡單最多見的是首先把這4塊兩層板打孔(也就是盲埋孔),分別就有1-2 7-8這樣兩種盲孔和 3-4 5-6
這樣兩種埋孔,然后把這4塊兩層板一起壓合再打孔,也就有1-8的通孔了,這樣只壓合一次,生產簡單,成本比較底.
如果用3個core做8層板，就是1 2-3 4-5 6-7 8，有1 8兩種盲孔，2-3 4-5 6-7的埋孔，還有完全壓合后的1-8
的通孔，這樣也是一次壓合就好:
也可以做得更復雜，不一次壓合1-8 ，而是分開壓。壓好幾層，再鉆，再壓，再鉆
但是這樣的不良率會大增，廠家一般不會接受
我們公司一般6層板是用1-2,2-5和5－6的過孔，8層板是用1－2，2－7和7－8的過孔，好像這些已經(jīng)滿足了，而且板廠也說這樣的孔好作一些的，價格也不貴
手機板一般用到1-2，2-5，5-6的6層盲埋孔設計，1-2，2-7，7-8的8層設計
4.生成Gerber file要哪些文件？如何產生？
在PCB
布線完成以后，所做的最后一項工作就是產生生產廠家所需要的光繪文件，具體步驟在Allegro工具下完成。在Manufacture
菜單下點擊Artwork 選項， 則出現(xiàn)一個artwork control form窗口。所提供的光繪文件除了包括已產生的TOP,
GND, S1, S2, VCC, BOTTOM6層,還應包括silkscreen_top, silkscreen_botom,
soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom,
drill drawing file, 及drill hole。我們以制作Silkscreen的top層為例。
1） 在Allegro窗口中，點擊color 圖標，在產生的窗口中，global visibility 選擇
all invisibility， 關掉所有的顯示.
2） 在group 選擇Geometry.
然后選中所有的subclass(Board_Geometry , package
Geometry)下的silkscreen_top 。
3） 同樣在Group/ manufacture 中選擇Autosilk_top 。 在Group/components
，subclass REF DES 中選擇
silkscreen。
4） 選擇OK按鈕 ，則在Allegro窗口中出現(xiàn)
silkscreen_top層 。
在artwork control form 窗口，右鍵點擊Bottom ，在下拉菜單中選擇add
, 則在出現(xiàn)的窗口中輸入：silkscreen_top,
點擊O.K ， 則在avilibity films 中出現(xiàn)了新加的silkscreen_top。
注意：在FILM opition選中Use Aperure
Rotation, 在Underined line width 中填寫5（或10） ，來定義還沒有線寬尺寸的線的寬度。
按照上面的步驟，產生silkscreen_bottom層。soldermask_top和 soldermask_bottom 層分別在
： Gemoetry
組和 Stackup 組（選擇PIN
和VIA子集）；Pastemask_top 和Pastemask_bottom 分別在Stackup組（選擇PIN
和VIA子集）；DrillDraw 包括Group組/Board Geometry中的outline、Dimension
和Manufacturing 中的
Ncdrill_Legend。這樣，按照上面的步驟，分別添加上述各層。然后在 Artwork
control form 窗口中 ，點擊Select All
選中所有層 ， 再點擊 Apertures….按鈕， 出現(xiàn)一新的窗口EditAperture
Wheels, 點擊EDIT， 在新出現(xiàn)的窗口中點擊AUTO>按鈕，選擇with rotation，
則自動產生一些Aperture文件。然后點擊O.K。在 Artwork control form 中點擊 Creatartwork ,
則產生了13個art文件。 回到 Allegro 窗口， 在
Manufacture 菜單下點擊NC 選項中的Drill
tape 菜單 ，產生一個*.tap 文件。到此，就產生了所有的14個光繪文件。
5.如何優(yōu)化布線而且不改變布線的總體形狀？
布線完成之后，需要對其進行優(yōu)化，一般采用系統(tǒng)自動優(yōu)化，主要是將直角變?yōu)?5度，以及線條的光滑性。Route－>gloss－>parameters，在出現(xiàn)的列表中，選Line
smoothing，進行Gloss即可，但有時布線中為了保證走線距離相等，故意走成一些彎曲的線，優(yōu)化時，點擊Line
Smoothing左邊的方塊，只選擇convert 90’s to 45’s
，把其他的勾都去掉，這樣進行優(yōu)化時就不會將設計者故意彎曲的走線拉直或變形.
6.cadence畫圖時怎么能把元件挨著放呢，我一放中間就會有間隔?怎么能把元件挨著放呢，我一放中間就會有間隔，謝謝.
這個是因為你的 "格點"設置太大的緣故！ 更改格點：
setup-->Grids
把里面的Non etch All
etch 中的Spacing x y 都改成0.01
offset 不用管
7.allegro 設置問題,期望高手幫忙解答!
1>請問 BGA 要批量打VIA 應如何設置?
2>請問 靜態(tài)銅如何變成動態(tài)銅?
3 請問 保存別人圖里的元件可否有選擇地保存某一個?要如何設置?
請問 當打開一份鋪好銅的圖時,如果不把銅刪掉會導致機子很慢且還看花眼睛,這時一定要把銅刪掉或關掉嗎?可以優(yōu)化嗎?
請問 盲埋孔要如何設置
6>請問 選擇元件或線,變換單位,拉線的時候使那跟線暫停但不會退出拉線命令 這些有沒有快捷鍵?
7>請問 畫限制區(qū)應如何設置?
8>請問 自動布線好用嗎?因為我試了下自動布線出來的線好象都不能用,是我設置的問題還是說大家也都沒有用自動布線?我有設安距 線粗
特殊的線,還有沒設的嗎?可否詳細說明8層板自動布線在AUTOMATIC ROUTE下的設置及設置的原因?
望能犧牲您一些寶貴的時間來幫助我這個需要者及以后碰到這些問題的同行們,先謝謝了!
1. copy Via 的時候，右邊屬性框Options里面有 X. Y 各打多少個
2.用Shape圖標欄白色箭頭，選中-->右鍵-->Change shape type
3.呵呵，暫時沒發(fā)現(xiàn)，
4.可以在Setup-->Drawing Option
中選擇關閉Smooth,這樣會快很多。當你做完板的時候記得一定要開啟Smooth,并且一定要Update" ~
5.我們會做成盲埋孔的Via,這樣打孔。
6. 設置Allegro Strokes ,我發(fā)布的教程中有提到過
7.這個就比較麻煩了，打字恐怕到天亮了，何況文字描述你可能看不懂，哪天抓圖給你看
8.我作為新人的時候，曾經(jīng)學習過自動布線，但是因為我是做主板的，板大，自動布線根本就不行，所以對我來說等同于不好用，不過你要是做兩層板，極為簡單的，用自動步線應該還可以，具體沒嘗試過，因為這個命令我都快忘記了，不過針對于BGA自動打孔我們到是偶爾會用到，不過也不太好用,如果你要是做兩層以上的板，建議你不要自動步線，太慢，而且99%不能用.
4>請問 當打開一份鋪好銅的圖時,如果不把銅刪掉會導致機子很慢且還看花眼睛,這時一定要把銅刪掉或關掉嗎?可以優(yōu)化嗎?
還可以在SETUP-USER
PERFERENCES-DISPLAY中的display_shapfill中設置覆銅象素分離的間隔，參數(shù)越大顯示的間隔越大，參數(shù)為0，覆銅顯示為實心銅皮。
1.你有出4層板gerber的配置文件么？
我看網(wǎng)上的文檔說可以用最新的gerber模式，選擇RS274X
RS274x格式早就有了，而且我個人覺得還是不錯的，和6X00對比3
274X不需要Aperture 文件的支持，而6X00需要，如果6x00沒有Aperture文件就會顯示異常
274x在出Gerber的時候，負片層選擇etch就可以了，不需要選擇Anti
關于配置文件的問題，每個公司都有自己不同的層面，當然固定的層面都會有，然后大的公司都會有自己特有的層面，
比如說有自己的Logo層面之類的。我了解的有的公司出Gerber是有專門的人出的，我們公司有自己的Skill
我如果出的話，就是手動配置參數(shù)，如果你覺得繁瑣，可以自己錄制一個
如果PCB要求一致，可以通過導入上一次的光繪配置文件。直接出GERBER。
方法：
打開配置好的PCB文件，到Artwork Control Form界面下Select
all Aviliable
films。右鍵單擊其中任何一個Aviliable film。在彈出的對話框中選擇Save all
checked。在該PCB所在目錄下會生成一個FILM_SETUP.txt文件。
打開要出GERBER的PCB，到Artwork Control
Form界面下點擊LOAD，選擇FILM_SETUP.txt讀取配置文件即可。
2.同一個brd
文件出光繪文件，比如都出Gx600的，不同的人出的光繪文件，是不是完全一樣的啊，我發(fā)現(xiàn)自己出的和別人出地文件不一樣，為什么呀，各位高手請指教！
照理說應該是一樣,如果不一樣可能就是層面的選擇不一樣而出現(xiàn)不一樣的情形.
3.對于拼板大家是怎么處理的??？
分具體點，如果是同一塊PCB由于過于狹長，需要將幾塊拼成1塊出PCB，是怎么處理的呢？是在PCB文件里拼還是直接用GERBER文件拼？
如果是不同板子，需要將他們拼成1塊出PCB又是怎么處理的呢？
拼板操作大家都用的什么軟件處理？謝謝^_^
應該是用GERBER文件拼的，我們這里做PCB時都是把單板的GERBER文件給加工廠家，他們會根據(jù)你的要求拼板的.
我很少做小卡，所以回答您的問題可能不夠專業(yè)~~~請
首先，拼板我們會讓IE部門確認，（IE為產線的流程工程師），他們會給出拼板的意見，之所以需要他們給意見，是因為他們要為了符合產線打板來制定拼板方案
其次，如果IE沒有好的意見或拼板方案的話，就直接由我們Layout自己拼。是在Allegro中拼板的。
針對您說多塊拼一塊來說：如果outline有方向性標志的話，我們僅僅是copy
outline就可以，然后把outline組合在一起，如果需要v-cut邊的話就緊密結合，如果需要折斷孔邊的話，就要分兩種：1.板厚
1.6MM 兩個相鄰折斷孔間距：2cm左右。2.板厚 1.2mm
or 1.0mm, 兩個相鄰折斷孔間距:1.5mm;
Z;
最后，如果針對一塊很不規(guī)則的板的話，Layout也不好拼板（注意：并不是拼不出來，而是要考慮成本方面的耗材）。就直接出個Gerber給板廠，要求他們拼板，板廠會給出一個最節(jié)省成本的拼板方案。
針對不同板拼板的話，我們會單獨的出每一塊小卡的Gerber，然后把所有小卡的outline copy
到一塊板內，（如果有方向性就沒問題），然后同樣的操作，經(jīng)由outline拼成一塊合板
我一直強調的 有方向性，主要是因為，有的小卡會有零件伸出板外，比如說插件類的，如果是一塊四方的小卡不考慮方向的話，把伸出板外的零件邊和另塊卡拼在一起的話，我們的產線無法在生產完后分板?。〈它c很重要~~
如果沒考慮到這點話，會讓人笑話的~~~
您說的多塊拼一塊‘僅僅是copy
outline就可以，然后把outline組合在一起’是什么意思？
操作上是指：將單板出GERBER后，再將OUTLINE復制拼接成拼版示意圖，另出一張GERBER。然后一起發(fā)給廠商生產么？
需要v-cut邊的話就緊密結合’具體操作上怎么處理？ 是指拼接處的outline重合么？
那樣的話V割的寬度和深度一般怎么取值？比如說2.0MM寬的板V割的寬度，深度是多少？
如果需要折斷孔邊的話，操作上也是拼接處的outline重合，然后在重合處等間距打上非金屬化孔么？ 那樣的話孔徑怎么取值啊?
斑竹強調的方向性是在PCB圖上可以標示的一個參數(shù)么？還是只是繪板時心里的一個概念？如果是一個參數(shù)，怎么實現(xiàn)的啊？（自己汗一個先!）
‘方向性，主要是因為，有的小卡會有零件伸出板外，比如說插件類的，如果是一塊四方的小卡不考慮方向的話，把伸出板外的零件邊和另塊卡拼在一起的話，我們的產線無法在生產完后分板！’－－－那如果是板子四周都有伸出板外的零件呢？斑竹說的‘無法在生產完后分板’是指零件伸出板外且和相鄰的拼板重合的部分會導致制板時無法識別該區(qū)域，并造成兩板在該區(qū)域聯(lián)體的情況么？
. 單塊板可以直接出Gerber，然后把其他需要拼的板，通過Sub-Drawing方式把其他板的out-line ，Copy
過來
是的，Outline重合就可以，那么V-cut深度如果您指定當然可以，如果不指定的話，每個板廠都會有自己的V-cut深度，但是不會相差太遠。
3. 在Out-line重合的地方打上
非鍍銅孔NPTH就可以，大小一般我們會用20mil的，但是現(xiàn)在的板幾乎不會在去用折斷孔的方式了，因為折斷孔的方式如果在分板后會遺留下鋸齒狀的毛刺，所以我們公司都幾乎不會用這種方式，現(xiàn)在如果不用V-cut的方式的話，選用與折斷孔方式同類的，但是不會打孔，也就是說僅僅是把孔刪除，然后在板廠端就先V-cut好，拿到我們的產線打板后直接分板，就不會有毛刺，如下為古老的折斷孔:
方向性主要是指，這個小卡如果有突出板的之零件端，比如說是正方小卡的話，如果有一邊有Audio Connect，而這個Audio
Connect又是伸出板邊的話，就算是有方向性?；蛘唢@卡有金手指邊的話，拼板后絕不能把金手指向里，如果金手指向里的話，就無法鍍金了！~~
5，如果小卡四周都有伸出板外之零件（目前好象我還沒見到，當然，我很少做小卡），那么就只能用上述第三點中的折斷孔方式，這樣就不用V-cut分板機去分了。
并不是造成無法識別該區(qū)域，而是如果有伸出板外元件的話,V-cut分板機一刀切下來，會傷元件！
4.關于DFA_BOUND_TOP的疑問
用15.7以后發(fā)現(xiàn)用向導做封裝時，會有生成一個DFA_BOUND_TOP層，其大小和PLACE_BOUND_TOP重合。/
G" i* [% x. [" J
（以前在15.2和14.2中沒有發(fā)現(xiàn)會有該層）2
|9 l& i c+ J% `9 G)
j
: R2 x4 n8 Z7 ^0 ?* o9 c. }
誰能幫忙解釋下該層代表的用途和與之相關的注意事項么？ 謝謝。
恩，這個我也是在15.7的時候發(fā)現(xiàn)的，曾經(jīng)用過15.5，但是當時沒注意，不記得有沒有了
DFA_BOUND_TOP：它的應用主要是在Setup-->DFA Constraint Spread Sheet
所應用到:
現(xiàn)在有很多公司應該會導入Allegro的這個新功能：DFA,它主要作用是在做板之初剛排零件的時候，每個公司都有自己不同的DFA
Rule，即：零件與零件排放間距，也是組裝時所注意到的安全范圍。;
( _舉個簡單例子，如下圖片：Dip-Choke & Dip-Choke 之間我們的DFA Rule設置為
80mil,這樣在擺零件的時候，（注意：一定要用圖表欄的Place Manual -H
命令）它就會在兩顆零件DFA_BOUND_TOP碰撞的地方以圓圈顯示，并且在擺放移動的過程中會有遲滯現(xiàn)象
不過個人感覺此Rule并不是很實用，因為雖然每個公司規(guī)則不同，但是規(guī)定出來的間距都是按照產線的理想間距來制定，這樣對我們Layout會很苦難，所以我們再擺零件的時候，雖然有DFA
Rule,但是我們沒有誰會去遵守，因為我們的Assembly_TOP就已經(jīng)自己擴大了安全范圍~~~
以上請知悉~~ 由于下面的DFA
Rule,是我們自己公司的，所以不方便全部發(fā)給大家，僅抓取一點，以便大家了解~~
5.allegro的縛銅熱風喊盤顯示問題？
|
我設置的4層板子，第2層為地-負片。在鋪銅的時候選擇GND網(wǎng)絡，但是鋪后顯示如上"
可以正常有熱風喊盤的形狀，而U2確不可以。
哪位大蝦知道請指點下，謝謝了。
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熱風焊盤是用于負片層的導通，針對你上述情況，有兩點可能
1.要看你的U2的pad是否有做熱風焊盤，也就是說你在做零件的時候是否有制作熱風焊盤。
2.還有你的U2的pin是否是接地的信號，如果是接地信號，在第2層為地-負片就能顯示熱風焊盤，不接地的話，顯示就如你圖示。,
問題已經(jīng)解決，是沒有加flash symbol所致.汗， flash symbol 都沒加，怎么可能看見thermal
relief
6.請問如何為一個器件增加兩個不同的RefDes?
在設計過程中，需要為一個器件起兩個不同的名字
請問如何為一個器件增加兩個不同的RefDes
軟件是不允許給一個器件2個refdes的。
樓主要給一個器件2個REFDES的目的是什么啊
是因為要給這個器件一個位號和一個說明么？
如果是那樣的話，在該器件邊上的絲印層上ADD-TEXT就可以了啊。
情況是這樣的：用戶要求做兩塊板子，這兩塊板子的網(wǎng)絡是完全一樣的，只有器件標號不同。
因此想能否在己畫好的板子上再增加一個類似于RefDes的屬性，只修改該標號就可以，而不必重新畫一塊板了。
如果采用ADD->TEXT方式，倒是能在絲印層上加上文本，但是有個缺點就是所加的文本僅僅是文本而已，跟所標注的器件一點關系也沒有
既然是兩塊網(wǎng)絡一樣，唯獨位號不一樣的板子，就把另一塊的板子位號重新更新1下就好了啊
1 無論哪個版本都經(jīng)常出現(xiàn)自動退出，提示為非法操作，然后不能存盤，自動退出。（ALLEGRO）
（出現(xiàn)這種情況，主要是操作系統(tǒng)方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS
2000下,出錯概略提高許多。事實上，設計人員應充分使用Allegro的Autosave功能，以避免各種情況下引起的數(shù)據(jù)丟失。提示：Allegro在異常退出時，會在當前設計目錄下產生一個后綴為sav的文件。用Allegro打開該文件，另存為brd文件即可）
2在ALLEGRO中，編輯焊盤時，經(jīng)常會出現(xiàn)“執(zhí)行程序錯誤”而退出程序，且沒有備份文件，導致之前的工作白費。
（此問題14.1已經(jīng)解決，而且同樣與操作系統(tǒng)有關）
3
在從自動布線器（SPECCTRA）建軍回到ALLEGRO后，輸出表層的線、孔就與器件成為一個整體，移動器件時，線、孔就附在上面一起移動。
（實際上，這個功能是Cadence應大多數(shù)用戶要求而添加上的，主要是為了方便移動器件的時候fanout后的引腿和via能跟著一起移動。如果你實在不愿意這么做，可以執(zhí)行下面這個Skill程序解決，以后版本將會有選項供用戶選擇：
; The following Skill routine will remove invisible
; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the
moving
; of symbols without the attached clines/vias once the
; design is returned from SPECCTRA if the fanouts were
originally
; put in during an Allegro session.
;
; To install: Copy del_cline_prop.il to any directory
defined
; within your setSkillPath in
your
; allegro.ilinit. Add a
"load("del_cline_prop.il")"
; statement to your
allegro.ilinit.
;
; To execute: Within the Allegro editor type "dprop"
or
; "del cline props". This
routine should
; only take seconds to
complete.
;
; Deficiencies: This routine does not allow for Window or
; Group
selection.
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS
AVAILABLE AS IS
;
AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS
NO
;
SUPPORT FOR THIS PROGRAM.
;
; Delete invisible cline/via properties.
;
axlCmdRegister( "dprop" 'delete_cline_prop)
axlCmdRegister( "del cline props"
'delete_cline_prop)
(defun delete_cline_prop ()
;; Set the Find Filter to
Select only clines
(axlSetFindFilter ?enabled
(list "CLINES" "VIAS")
?onButtons (list "CLINES" "VIAS"))
;; Select all clines
(axlClearSelSet)
(axlAddSelectAll) ;select all
clines and vias
(setq clineSet
(axlGetSelSet))
(axlDBDeleteProp clineSet
"SYMBOL_ETCH") ;Remove the property
(axlClearSelSet)
;unselect everything
)
4.用貼片焊盤（type=single）做成的package，用tools\padstack\modify design
padstack...編輯，發(fā)現(xiàn)type變成了blind/buried。為什么會這樣？
（這是軟件顯示上的小漏洞，但是絲毫不影響使用，焊盤還是事實上的single）
5.修改過焊盤后以同名保存（替換了原來的焊盤），但是用tools\padstack\modify design
padstack...檢查用該焊盤做的package，發(fā)現(xiàn)仍舊是老焊盤，而事實上任何目錄中老焊盤都不存在了。既然allegro是要到pad_path中調用焊盤的，為什么會出現(xiàn)這種情況？
(修改完焊盤之后, 需要update
pad才能更新，因為Allegro是把相關的數(shù)據(jù)都納入到brd文件集中管理的)
6.打開padstack editor就會出現(xiàn)這樣的提示：pad_designer:Can't open journal
file。于是新做的焊盤無法保存，提示：failed to open file '#T001632.tmp'。
（請檢查系統(tǒng)環(huán)境變量設置是否正確；另外所有路徑都不能使用漢字）
7.AELLGRO中竟然無UNDO、REDO這種常用FUNC,讓人非常費解!!!
（15.0版本將增加Undo、Redo功能）
8，ALLEGRO中直接從庫中調的元件不能定義網(wǎng)絡及 Ref des。
(是的。這樣一來可以保證你LAYOUT結果和原理圖目的是一致的，而不會因為不小心而出錯。一般我們不應該直接從庫中調元件，而應通過導入新的NETLIST來增加新元件.)
9，公英制轉換偏差太大。
（由于計算精度的限制，公英制的來回轉換會產生一定的累積誤差，因此在設計過程中，應盡量避免頻繁轉換公英制）
10，對于顏色的設置不能EXPORT 顏色文件，每塊PCB都必須重新設置顏色。
（Allegro沒有保存顏色表的功能，但是可以通過其他簡單的方法解決，如：調用Script功能；或著準備一個空板，里面只保存偏好的顏色設置，把網(wǎng)表Export到這個空板就可以了）
11，Allegro里沒有對齊元件的功能。
（后面版本的Allegro將會有對齊功能）
12，垃圾文件太多，不知那些有用。
（Cadence實際上極少產生垃圾文件，許多文件都是設計高速PCB所需要的。）
13，Allegro步線抓焊盤的功能太弱，不能保證線段結束時連接在PIN的中心。
(在Allegro右面的Control panel->Option中選擇:Snap to connect
point，并請在布線時連到Pad前,右鍵選TOGGLE即可。如經(jīng)常性出現(xiàn)此問題，可將TOGGLE設成快捷鍵方式)
14，編輯Shape時,選擇Boundary還得十分小心，有一點重合都不行。
（可以通過調整GRID來修改銅箔，這樣一來更容易）
15.CCT布線時網(wǎng)絡不高亮;由ALLEGRO到CCT前布的線只能刪除,不能回退,不能自動優(yōu)化鼠線.
16.ALLEGRO:鼠線不能只顯示當前屏幕上的PIN的鼠線,全屏布線時高亮不明顯.
(方法一：可以在setup->user
preference->display中，勾選display_nohilitefont項，將高亮設為實線顯示；
方法二：改變高亮顏色。點擊Hilight按鈕，右面控制面板的Option欄會提供可選擇的顏色表；
方法三：使用Shadow Mode，明暗的對比度可以在Color and Visibility中的Shadow
Mode項調整。)
三種方法配合使用，會得到更好的顯示效果。
17.在ALLEGRO中,改變線寬時鼠標需放在線寬欄的右邊才可改變。
(使用時光標應在Control Panel區(qū)域，一旦移到Work
area就開始執(zhí)行Allegro命令，因此就不能再進行輸入，不過這個問題是可以改進的)
18．在ALLEGRO中沒有網(wǎng)絡也可以走出一根走線.（很容易造成多余的線頭）并且清除線頭及多余過孔也不徹底！（GLOSS命令）
(如何去掉斷線頭？分為有網(wǎng)絡屬性的斷線頭和VIA，同無網(wǎng)絡屬性的斷線頭兩種。
對無net的斷線頭，可以通過Hilight 來實現(xiàn)，要把Hilight
的Color同client相區(qū)別?？啥嘣噹自噃ilight的color來發(fā)現(xiàn)斷線頭。
對有net屬性的斷線頭和VIA,可采用:
在ROUTE/GLOSS/PARAMETER下,選中1,2,3項,點選GLOSS即可：
點擊左邊的方按鈕，還可以改變參數(shù)的設定。
19．14.0的原理圖到14。1的PCB轉網(wǎng)表時在空板時可以轉入，但是后來網(wǎng)表變化，不能轉進來
（報錯：NET NAME ALREADY EXIST），有時換一臺機器即可，隨機性很大！
（此問題已解決，請安裝最新的補丁盤或到下面地址下載補丁程序、安裝：
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe
）
20．ALLEGRO中最好可以方便走排線。
(CCT具備此功能。Allegro走排線功能正在開發(fā)中)
21.用Net logic 改變的網(wǎng)絡不能反標至原理圖
（可以。用tool2->design association可以反標網(wǎng)絡）
22.Allegro沒有BUS走線的功能，差分線不能同時布線
(目前走BUS線可以到CCT里完成。從PSD14.2開始，Allegro對差分線的處理功能將會大大加強)
23.CCT差分線布線困難，經(jīng)常不能轉彎，而且有時候想單獨處理其中一根線時不被允許
（這種情況可在ALLEGRO中處理,15.0將會對此做較大改進）
24.布線時設定過孔，無法用預纜方式，只能自己去了解過孔名，然后自己敲名字。
（這的確是一個缺點。該問題已列入15.0改進計劃）
25.在allegro里推動過孔時有可能會冒出一大堆錯，還不能undo.
（14.2對過孔的推擠有很大改進）
26.有時優(yōu)化走線時，舊線還需要再手動刪除。
（優(yōu)化走線是在原走線的基礎上進行，因此不會有新線產生）
27.設定最小線長與最大線長,當線長小于設定時,沒有DRC報錯(ELECTRICAL CONSTRAINT
SPREATSHEET)
（在14.0版本以后，Allegro增加了未布線的最小線長檢查，可以通過對環(huán)境變量CHECK_MIN_DELAYS的設置來實現(xiàn)，如果設置為ON的話，當線長小于設定時，將會有DRC報錯。其檢查的依據(jù)是兩個PIN之間飛線的曼哈頓距離）
28.13.6做的原理圖,轉到14.1不能將數(shù)據(jù)傳遞給已經(jīng)UPREV的原13.6的板.
（問題提的不很清楚。從14.0開始：
1、因為添了約束管理器,不能從高版本的向低版本傳遞數(shù)據(jù)；
2、uprev13.6的板時Flash symbol也需要uprev，勾選use
preference中Misc里面的old_style_flash_symbols即可；也可以使用批處理轉換，DOS命令：
FOR
%%f
IN
(*.bsm)
DO
flash_convert %%f
3、如果跟約束有關，要注意原來的DELAY_RULE 和MATCHED_DELAY已改為 PROPAGATION_DELAY
和RELAT
