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[原創(chuàng)文章,轉(zhuǎn)載請(qǐng)注明出處tengjingshu] 老板布置了一個(gè)任務(wù):搞一個(gè)符合要求的DDS(直接數(shù)字頻率合成),其中要求DDS存儲(chǔ)波形的ROM地址要48位,天啊,這可是2的48次這么多個(gè)byte,FPGA有這么多空間嗎?于是我就比較了一下Xilinx和Altera的FPGA邏輯資源。 (其實(shí)DDS中存儲(chǔ)波形數(shù)據(jù)的ROM地址為沒(méi)必要搞到48位,正弦波形間隔兩位的數(shù)據(jù)差不了多少可以省了很多步長(zhǎng),加上其實(shí)只要存儲(chǔ)1/4正弦波波形的數(shù)據(jù)既可,所以地址位可以減少到12位)。 要比較Xilinx和Altera的FPGA,就要清楚兩個(gè)大廠FPGA的結(jié)構(gòu),由于各自利益,兩家的FPGA結(jié)構(gòu)各不相同,參數(shù)也各不相同,但可以統(tǒng)一到LUT(Look-Up-Table)查找表上。 關(guān)于兩家FPGA的結(jié)構(gòu),可以參考: 1. PLD/FPGA 結(jié)構(gòu)與原理初步(一) http://blog./tengjingshu/181987/message.aspx 2. PLD/FPGA 結(jié)構(gòu)與原理初步(二) http://blog./tengjingshu/181993/message.aspx 我?guī)熃阌玫氖?span lang="EN-US">Altera的Cyclone II系列的EP Cyclone II
Spartan-3E
其中Altera的LEs和Xilnx的CLB(Slice)【其中1 Slices="1" CLB】對(duì)應(yīng)于LUT的結(jié)構(gòu)。 Altera 從LEs的結(jié)構(gòu)可以知道 1 LEs = 1 LUT
Xilinx 下圖是1 Slice的結(jié)構(gòu),從Slice的結(jié)構(gòu)可以看到1 Slice = 2 LUT =4 CLB
從而可以知道Xilinx和Altera FPGA邏輯資源的對(duì)應(yīng)關(guān)系: (為了統(tǒng)一度量衡(感覺(jué)像QSH一樣),業(yè)界一般會(huì)歸結(jié)到BLM(Basic Logic Module) 1 BLM=1 LUT4(四輸入查找表)+DFF(D觸發(fā)器) 1 BLM=0.5 Slice(Xilinx)=1 LE(Altera)=2.25 Tile(Actel) 于是就可以知道Altera的Cyclone II系列的EP 加上EP
參考資料: 1. Altera Cyclone II系列手冊(cè) http://www./products/devices/cyclone2/cy2-index.jsp 2. Xilinx Spartan-3E系列手冊(cè) http://china./support/mysupport.htm#Spartan-3E 3. 【器件求助】XILINX FPGA 和 ALTERA FPGA在邏輯單元是怎么算的? http://bbs./showtopic.aspx?id=20482 http://www./advance/structures/p-term.htm 5. xilinx和Altera的fpga對(duì)比?
http://www./phpBB/viewthread.php?tid=4405&extra=page%3D1 6. 做個(gè)小調(diào)查,Xilinx的Spartan-3和Altera的MAX II,哪個(gè)用的更多? http://forum./thread!printPreview.jspa?threadID=1200009889&start=0 7. Altera/Xilinx FPGA邏輯門(mén)計(jì)算 http://www./forum/forum/viewthread?thread=7356 8. 【EDA技術(shù)】第二章 FPGA/CPLD的結(jié)構(gòu)與應(yīng)用 (一) http://hi.baidu.com/zyf086/blog/item/8c0565076e7723cb7b8947a6.html 9. 【EDA技術(shù)】第二章 FPGA/CPLD的結(jié)構(gòu)與應(yīng)用 (二) http://hi.baidu.com/zyf086/blog/item/12d921522d3eb5080cf3e336.html |
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